• 한국전자파학회논문지
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• 제8권6호
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• pp.558-567
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• 1997

고효율 및 고선형 특성이 요구되는 휴대용 PCS 단말기를 위한 전력증폭기 모율을 구현하였다. 시스템의 요구 사양을 만족시킴 수 있는 능동 소자(MESFET)를 선택하고 이의 대신호 등가모형을 추출하여 모율을 설계하였다. 모둘은 동삭 주파수 1750-1780 MHz에서 동작하는 저속 보행자용과 고속 차량용의 2가지 종류로 구현하였다. 지속 보행자용 모플은 드레인 바이어스 3.6 V 하에서 출력 전력 23.2 dBm, 효율 34 %, 이득 22.2 dB과 $IMD_3$ 31dBc의 특성을 얻었고, 고속 이동용 모율은 드레인 바이어스 4.2 V 하에서 출력 전력 27.2 dBm, 효율 3 33 %, 이득 21.3 dB과 IMD, 31 dBc의 특성을 얻을 수 있었다 이 전력증폭기 모듈들은 PCS 단말기의 요구 사양을 만족시키는 우수한 특성을 가졌다.

• 접착 및 계면
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• 제21권4호
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• pp.129-134
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• 2020

공액분자반도체와 고분자절연체 계면에서 전하트래핑을 이해하는 것은 장시간 구동가능한 안정성 높은 유기전계효과 트랜지스터(이하 유기트랜지스터) 개발을 위해 중요하다. 본 연구에서는 다양한 분자량의 고분자절연체를 이용한 유기트랜지스터의 전하이동 특성을 평가하였다. Polymethyl methacrylate (PMMA) 표면 위에 적층된 펜타센 공액반도체의 모폴로지와 결정성은 PMMA 분자량에 무관함이 나타났다. 그 결과 트랜지스터 소자의 초기 트랜스퍼 곡선과 전하이동도는 분자량에 상관없었다. 하지만, 적정한 상대습도 환경에서 소자에 바이어스가 인가되었을 경우, 바이어스 스트레스 효과로 불리는 드레인전류 감소와 트랜스퍼 곡선 이동은 PMMA 분자량이 감소할수록 증대됨이 관찰되었다(분자량 효과). 분자량 효과에 의한 전하트래핑은 회복이 매우 어려운 비가역적인 과정임을 밝혀 내었다. 이러한 분자량 효과는 PMMA 존재하는 고분자사슬 말단의 밀도 변화에 의한 것으로 판단된다. 즉, PMMA 고분자사슬 말단이 가지는 자유부피가 전하트랩으로 작용하여 분자량에 민감한 바이어스 스트레스 효과를 일으킨 것으로 판단된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.470-473
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• 2000

지난 10여 년 동안 MOSFET는 전력감소, 도핑농도 증가, 캐리어 속도 증가를 위해서 많은 변화를 가져왔다. 이러한 변화를 받아들이기 위해서, 채널의 길이와 공급되어지는 전압이 감소해야만했으며, 그것으로 인해 소자가 더욱 작아지게 되었다. 그러므로 본 논문은 이러한 변화를 위해 채널의 길이와 전압에 의한 MOSFET 구조에서의 변화를 관찰하고, 드레인과 게이트 사이에서의 임팩트 이온화의 변화를 관찰하였다. 본 논문은 세 가지의 모델 즉, conventional MOSFET와 LDD(lightly doped drain) MOSFET, EPI MOSFET을 제시하였다. 게이트 길이는 0.15um, 0.075um을 사용하였고, 스케일링계수는 λ = 2를 사용하였다 스케일링방법은 Constant-Voltage 스케일링으로 하였고, TCAD를 사용하여, 스케일링에 의한 MOSFET의 특성과 임팩트 이온화, 전계를 비교 분석하였으며, 최적의 채널과 도필 농도에 대하여 분석하였다.

• 대한전자공학회논문지
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• 제26권5호
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• pp.38-45
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• 1989

보론이 100ppm으로 도우핑된 비정질 실리콘을 이용한 쌍극 박막 트랜지스터를 CVD 방법으로 제작하여 전기적 특성을 조사하였다. 쌍극 박막 트랜지스터에 인가한 트레인 전압이 증가하면 정공채널의 드레인 전류는 전자와 정공의 주입에 의해 크게 증가한다. 또한 게이트 전압의 인가 시간에 따른 드레인 전류는 streched exponential로 감소하는데, 이는 전자축적층에 의해 생기는 댕글린 본드 밀도의 변화가 수소의 확산과 동일한 시간 의존성을 갖는 것을 의미한다. 이러한 실험 결과로 부터 보론이 도우핑된 수소화된 비정질 실리콘에 게이트 전압을 인가하거나, 빛 조사시 도우핑 효율이 변화함을 알 수 있다.

• 대한전자공학회논문지SD
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• 제49권4호
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• pp.1-6
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• 2012

본 논문에서는 고주파에서 동작하는 터널링 전계효과 트랜지스터 (TFET)의 소신호 파라미터 추출과 이에 대한 분석을 다루고 있다. 시뮬레이션으로 구현된 TFET의 채널 길이는 50 nm에서 100 nm 사이에서 변화되었다. Conventional planar MOSFET 기반의 quasi-static 모델을 이용하여 TFET의 파라미터 추출이 이루어졌으며 다른 채널 길이를 갖는 TFET에 대한 소신호 파라미터의 값을 게이트 바이어스 변화에 따라서 추출하였다. 추출 결과로부터 effective gate resistance와 transconductance, source-drain conductance, gate capacitance 등 주요 파라미터의 채널 길이 변화에 따른 경향성이 conventional MOSFET과 상당히 다른 것을 확인하였다. 그리고 $f_T$는 MOSFET과 달리 게이트 길이 역수의 값에 정확히 반비례하는 특성을 보였으며 TFET의 고주파 특성 향상을 transconductance의 개선이 아닌 gate capacitance의 감소에 의하여 가능함을 알 수 있었다.

• Journal of Information Display
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• 제12권1호
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• pp.47-50
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• 2011

Highly stable amorphous indium.gallium.zinc-oxide (a-IGZO) thin-film transistors (TFTs) were fabricated with an etchstopper and via-hole structure. The TFTs exhibited 40 $cm^2$/V s field-effect mobility and a 0.21 V/dec gate voltage swing. Gate-bias stress induced a negligible threshold voltage shift (${\Delta}V_{th}$) at room temperature. The excellent stability is attribute to the via-hole and etch-stopper structure, in which, the source/drain metal contacts the active a-IGZO layer through two via holes (one on each side), resulting in minimized damage to the a-IGZO layer during the plasma etching of the source/drain metal. The comparison of the effects of the DC and AC stress on the performance of the TFTs at $60^{\circ}C$ showed that there was a smaller ${\Delta}V_{th}$ in the AC stress compared with the DC stress for the same effective stress time, indicating that the trappin of the carriers at the active layer-gate insulator interface was the dominant degradation mechanism.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.32-37
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• 2007

고효율과 고선형성을 갖는 DMB CMOS 전력증폭기가 제안되어 있다. 이 논문에서는 0.13-um 표준 CMOS 공정이 적용되어졌고 제안된 전력증폭기의 모든 구성 소자는 출력 정합 회로망과 적응형 바이어스 조절 회로를 포함하여 하나의 칩속에 완전히 집적되어졌다. 효율과 선형성을 동시에 개선시키기 위하여 적응형 바이어스 조절 회로가 드레인 노드에 위치한 2차 고조파 종단 회로와 함께 적용되어졌다. 전력증폭기는 각각 16.64 dBm의 $P_{1dB}$, 38.31 %의 효율 (PAE), 그리고 24.64 dB의 출력 이득을 보였다. 3차 혼변조왜곡 (IMD3)과 5차 혼변조왜곡 (IMD5)은 각각 -24.122 dBc, -37.156 dBc 이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 C
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• pp.1085-1087
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• 1995

A large leakage current may be one of the critical issues for poly-silicon thin film transistors(poly-Si TFTs) for LCD applications. In order to reduce the leakage current of poly-Si TFTs, several offset gated structures have been reported. However, those devices, where the offset length in the source region is not same as that in the drain region, exhibit the asymmetric electrical performances such as the threshold voltage shift and the variation of the subthreshold slope. The different offset length is caused by the additional mask step for the conventional offset structures. Also the self-aligned implantation may not be applicable due to the mis-alignment problem. In this paper, we propose a new fabrication method for poly-Si TFTs with a self-aligned offset gated structure by employing a photo resistor reflow process. Compared with the conventional poly-Si TFTs, the device is consist of two gate electrodes, of which one is the entitled main gate where the gate bias is employed and the other is the entitled subgate which is separate from both sides of the main gate. The poly-Si channel layer below the offset oxide is protected from the injected ion impurities for the source/drain implantation and acts as an offset region of the proposed device. The key feature of our new device is the offset lesion due to the offset oxide. Our experimental results show that the offset region, due to the photo resistor reflow process, has been successfully obtained in order to fabricate the offset gated poly-Si TFTs. The advantages of the proposed device are that the offset length in the source region is the same as that in the drain region because of the self-aligned implantation and the proposed device does not require any additional mask process step.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.615-618
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• 2005

In this work, the effects of corner transistors in SOI MOSFETs were investigated. We fabricated SOI MOSFETs with various widths and a fixed length and characterized them. The SOI thickness was $4000{\AA}$ and the buried oxide(BOX) thickness was $4000{\AA}$. The isolation of active region was simply done by silicon etching and TEOS sidewall formation. Several undesirable characteristics have been reported for LOCOS isolation in fabrication on SOI wafers so far. Although we used an STI-like process instead of LOCOS, there were still a couple of abnormal phenomena such as kinks and double humps in drain current. Above all, we investigated the location of the parasitic transistors and found that they were at the corners of the SOI in width direction by high-resolution SEM inspection. It turned out that their characteristics are strongly dependent on the channel width. We made a contact pad through which we can control the body potential and figured out the dependency of operation on the body potential. The double humps became more prominent as the body bias went more negative until the full depletion of the channel where the threshold voltage shift did not occur any more. Through these works, we could get insights on the process that can reduce the effects of corner transistors in SOI MOSFETs, and several possible solutions are suggested at the end.

• 전자공학회논문지A
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• 제33A권10호
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• pp.123-129
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• 1996

LDD structure is widely accepted in fabricating short channel MOSFETs due to reduced short channel effect originated form lower drain edge electric field. However, modeling of the LDD device is troublesome because the analysis methods of LDD region known are either too complicated or inaccurate. To solve the problem, this paper presents a nonlinear resistance model for the LDD region based on teh fact that the electron mobility changes with positive gate bias because accumulation layer of electrons is formed at the surface of the LDD region. To prove the usefulness of the model, single source/drain and LDD nMOSFETs were fabricated with 0.35$\mu$m CMOS technolgoy. For the fabricated devices we have measured I$_{ds}$-V$_{gs}$ characteristics and compare them to the modeling resutls. First of all, we calculated channel and LDD region mobility from I$_{ds}$-V$_{gs}$ characteristics of 1050$\AA$ sidewall, 5$\mu$m channel length LDD NMOSFET. Then we MOSFET and found good agreement with experiments. Next, we use calculated channel and LDD region mobility to model I$_{ds}$-V$_{gs}$ characteristics of LDD mMOSFET with 1400 and 1750$\AA$ sidewall and 5$\mu$m channel length and obtained good agreement with experiment. The single source/drain device characteristic modeling results indicates that the cahnnel mobility obtained form our model in LDD device is accurate. In the meantime, we found that the LDD region mobility is governed by phonon and surface roughness scattering from electric field dependence of the mobility. The proposed model is useful in device and circuit simulation because it can model LDD device successfully even though it is mathematically simple.