Analyses for RF parameters of Tunneling FETs

터널링 전계효과 트랜지스터의 고주파 파라미터 추출과 분석

  • Kang, In-Man (School of Electronics Engineering, Kyungpook National University)
  • 강인만 (경북대학교 IT대학 전자공학부)
  • Received : 2011.06.30
  • Accepted : 2012.02.07
  • Published : 2012.04.25

Abstract

This paper presents the extraction and analysis of small-signal parameters of tunneling field-effect transistors (TFETs) by using TCAD device simulation. The channel lengths ($L_G$) of the simulated devices varies from 50 nm to 100 nm. The parameter extraction for TFETs have been performed by quasi-static small-signal model of conventional MOSFETs. The small-signal parameters of TFETs with different channel lengths were extracted according to gate bias voltage. The $L_G$-dependency of the effective gate resistance, transconductance, source-drain conductance, and gate capacitance are different with those of conventional MOSFET. The $f_T$ of TFETs is inverely proportional not to $L_G{^2}$ but to $L_G$.

본 논문에서는 고주파에서 동작하는 터널링 전계효과 트랜지스터 (TFET)의 소신호 파라미터 추출과 이에 대한 분석을 다루고 있다. 시뮬레이션으로 구현된 TFET의 채널 길이는 50 nm에서 100 nm 사이에서 변화되었다. Conventional planar MOSFET 기반의 quasi-static 모델을 이용하여 TFET의 파라미터 추출이 이루어졌으며 다른 채널 길이를 갖는 TFET에 대한 소신호 파라미터의 값을 게이트 바이어스 변화에 따라서 추출하였다. 추출 결과로부터 effective gate resistance와 transconductance, source-drain conductance, gate capacitance 등 주요 파라미터의 채널 길이 변화에 따른 경향성이 conventional MOSFET과 상당히 다른 것을 확인하였다. 그리고 $f_T$는 MOSFET과 달리 게이트 길이 역수의 값에 정확히 반비례하는 특성을 보였으며 TFET의 고주파 특성 향상을 transconductance의 개선이 아닌 gate capacitance의 감소에 의하여 가능함을 알 수 있었다.

Keywords

References

  1. 윤형선, 임수, 안정호, 이희덕, "RFIC를 위한 Nano-scale MOSFET의 Effective gate resistance 특성 분석", 대한전자공학회논문지 제 41 권 SD 편11 호 pp. 1-6, 2004.
  2. 이병진, 박성욱, 엄우용, "SOI FinFET's의 소신호 등가 모델과 변수 추출", 대한전자공학회논문지 제 44 권 IE 편 제 2 호 pp. 1-7, 2007.
  3. N.-K. Tak and J.-H. Lee, "RF Small Signal Modeling of Tri-Gate MOSFETs Implemented on Bulk Si Wafers", 2004 Topical Meeting on Silicon Monolithic Integrated Circuits in RF Systems, pp. 266-269, 2004.
  4. In Man Kang and Hyungcheol Shin, "Non-Quasi-Static Small-Signal Modeling and Analytical Parameter Extraction of SOI FinFETs," IEEE Trans. Nanotechnol., vol.5, no. 3, pp. 205-210, May 2006. https://doi.org/10.1109/TNANO.2006.869946
  5. Y. Yang, X. Tong, L.-T. Yang, P.-F. Guo, L. Fan, and Y.-C. Yeo, "Tunneling field-effect transistor: Capacitance components and modeling," IEEE Electron Device Lett., vol. 31, no. 7, pp. 752-754, Jul. 2010. https://doi.org/10.1109/LED.2010.2047240
  6. W. Y. Choi and W. Lee, "Hetero-gate-dielectric tunneling field-effect transistors," IEEE Trans. Electron Devices, vol. 57, no. 9, pp. 2317-2319, Sep. 2010.
  7. A. S. Verhulst, W. G. Vandenberghe, K Maex, and G. Groeseneken, "Tunnel Field-Effect Transistor without Gate-Drain Overlap," Applied Physics Lett., vol. 91, pp. 053102-1-053102-3, 2007. https://doi.org/10.1063/1.2757593
  8. J. Jin, J.-J. Ou, C.-H. Chen, W. Liu, M. J. Deen, P. R. Gray, and C. Hu, "An Effective Gate Resistance Model for CMOS RF and Noise Modeling," 1998 International Electron Device Meeting, pp. 35.5.1-35.5.4, 1998.
  9. K. K. Bhuwalka, J. Schulze, and I. Eisele, "Scaling the Vertical Tunnel FET With Tunnel Bandgap Modulation and Gate Workfunction Engineering," IEEE Trans. Electron Devices, vol. 52, no. 5, pp. 909-917, May 2005. https://doi.org/10.1109/TED.2005.846318
  10. K. Roy, S. Mukhopadhyay, and H. Mahmoodi-Meimand, "Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits," Proc. IEEE, vol. 91, no. 2, pp. 305-327, Feb. 2003.