• 한국정보통신학회논문지
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• 제15권7호
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• pp.1537-1542
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• 2011

본 연구에서는 이중게이트 MOSFET의 채널도핑이 비산형분포를 가질 때 게이트 산화막의 두께를 변화시키면서 문턱전압이하특성을 분석하였다. 이중게이트 MOSFET는 차세대 나노소자로서 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행 중에 있다. 이에 이중게이트 MOSFET에서 단채널효과로서 잘 알여진 문턱전압 이하 스윙의 저하에 대하여 비선형도핑분포를 이용한 포아송방정식의 분석학적 모델로 분석하고자 한다. 또한 나노소자인 이중게이트 MOSFET의 구조적 파라미터 중 가장 중요한 게이트 산화막의 두께에 대하여 문턱전압이하 특성을 분석하였다. 본 논문에서 사용한 분석학적 포아송방정식의 포텐셜모델 및 전송모델의 타당성을 입증하기 위하여 수치해석학적 결과값과 비교하였으며 이 모델을 이용하여 이중게이트 MOSFET의 문턱전압이하 스윙을 분석하였다.

• 대한전자공학회논문지
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• 제22권4호
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• pp.76-83
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• 1985

RMOS(refractory metal oxide semiconductor)의 게이트와 집적회로의 각 소자나 회로를 연결하는 연결선으로 사용되는 Mo2N/Mo 이중층을 Ar과 N2의 혼합가스 분위기에서 저온의 고주파 반응성스펏터링으로 형성하였다. 1000Å-Mo2N/4000Å-Mo이중층의 면저항은 약 1.20∼1.28Ω/구로서 다결정실리콘의 약 1/10정도가 되었다. C-V측정으로부터 Mo2N/Mo이중층과 비저항이 6∼9Ω·㎝이고 결정면이 (100)인 P형 Si과의 일함수차 f%5는 약 -0.30ev 및 산화층에 존재하는 고정전하밀도 Qss/q는 약 2.1x1011/cm를 얻었다. 인버터 한개당의 신호전달 지연시간을 측정하기 위해 다결정실리콘게이트 NMOS 제조공정을 웅용하여 45개의 인버터로 구성된 ring oscillator를 제작하였다. 본 실험에서 얻을 수 있었던 인버터 한개에 대한 신호전달지연시간은 약 0.8nsec였다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.1-7
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• 2004

본 논문에서는 2차원 양자 역학적 모델링 및 시뮬레이션(quantum mechanical modeling and simulation)으로써, 자기정렬 이중게이츠 구조(self-aligned double-gate structure)인 FinFET에 관하여 결합된 푸아송-슈뢰딩거 방정식(coupled Poisson and Schrodinger equations)를 셀프-컨시스턴트(self-consistent)한 방법으로 해석하는 수치적 모델을 제안한다. 시뮬레이션은 게이트 길이(Lg)를 10에서 80nm까지, 실리콘 핀 두께($T_{fin}$)를 10에서 40nm까지 변화시켜가며 시행되었다. 시뮬레이션의 검증을 위한 전류-전압 특성을 실험 결과값과 비교하였으며, 문턱 전압 이하 기울기(subthreshold swing), 문턱 전압 롤-오프(thresholdvoltage roll-off), 그리고 드레인 유기 장벽 감소(drain induced barrier lowering, DIBL)과 같은 파라미터를 추출함으로써 단채널 효과를 줄이기 위한 소자 최적화를 시행하였다. 또한, 고전적 방법과 양자 역학적 방법의 시뮬레이션 결과를 비교함으로써,양자 역학적 해석의 필요성을 확인하였다. 본 연구를 통해서, FinFET과 같은 구조가 단채널 효과를 줄이는데 이상적이며, 나노-스케일 소자 구조를 해석함에 있어 양자 역학적 시뮬레이션이 필수적임을 알 수 있었다.

• 대한전자공학회논문지
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• 제21권6호
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• pp.34-41
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• 1984

RMOS(refractors metal oxide semiconductor)의 게이트 금속으로 사용되는 Mo2N/Mo 이중층을 N2와 Ar을 혼합하여 저온의 반응성 스펏터링법으로 제조하였다. Ar : N2=95 : 5로 혼합된 가스 분위기에서 반응성 스펏터링을 할 때 Mo2N이 잘 형성되었다. 이렇게 제조한 Mo2N 박막은 면저항이 약 1.20∼1.28Ω/□로서 다결정 실리콘의 1/10정도가 되어 반도체 소자의 동작속도를 크게 향상시킬 것으로 기대된다. 1100℃의 N2분위기에서 PSC(phosphorus silicate glass)를 불순물 확산원으로 하여 소오스와 드레인의 불순물 확산을 할때 Mo2N 박막이 Mo으로 환원되어 확산전의 면저항보다 훨씬 작은 약 0.38Ω/□정도의 면저항을 나타내었다. 본 실험에서 제작한 자기정렬된 RMOSFET의 문턱전압은 약 -1.5V이고 결핍과 증가의 두 가지 동작특성을 나타내었다.

• Environmental Engineering Research
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• 제17권1호
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• pp.35-39
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• 2012

In this study, multiparametric flow cytometry (FCM) was installed to enumerate the diagnosis of Pseudomonas aeruginosa ATCC 10145 and Escherichia coli K12 (IFO 3301). The nucleic acids (DNA/RNA) were double stained by a LIVE/DEAD bacLight viability kit, involving green SYTO 9 and red propidium iodide (PI), based on the permeability of two chemicals according to the integrity of plasma membrane. As the results showed, the gate for dead bacteria was defined as the range of $0.2{\times}10^0$ to $6.0{\times}10^1$ photo multiplier tube (PMT) 2 fluorescence (X-axis) and $2.0{\times}10^0$ to $2.0{\times}10^2$ PMT 4 fluorescence (Y-axis), and the gate for live bacteria was defined as the range of $6.0{\times}10^0$ to $6.0{\times}10^2$ PMT 2 fluorescence (X-axis) and $2.0{\times}10^0$ to $4.0{\times}10^2$ PMT 4 fluorescence (Y-axis). In the comparison of the number of the tested bacteria detected by FCM (viability assessment) and plate culture (cultivability assessment), the number of bacteria detected by FCM well represented the number of bacteria that was detected by the colony forming unit (CFU) counting method when bacteria were exposed to isopropyl alcohol and silver/copper cations. Consequently, it is concluded that the application of FCM to monitor the functional effect of disinfectants on the physiological status of target bacteria can offer more rapid and reliable data than the plate culture colony counting method.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.154-154
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• 2012

Flexible complementary inverters based on thin-film transistors (TFTs) are important because they have low power consumption and high voltage gain compared to single type circuits. We have manufactured flexible complementary inverters using pentacene and amorphous indium gallium zinc oxide (IGZO) for the p-channel and n-channel, respectively. The circuits were fabricated on polyimide (PI) substrate. Firstly, a thin poly-4-vinyl phenol (PVP) layer was spin coated on PI substrate to make a smooth surface with rms surface roughness of 0.3 nm, which was required to grow high quality IGZO layers. Then, Ni gate electrode was deposited on the PVP layer by e-beam evaporator. 400-nm-thick PVP and 20-nm-thick ALD Al2O3 dielectric was deposited in sequence as a double gate dielectric layer for high flexibility and low leakage current. Then, IGZO and pentacene semiconductor layers were deposited by rf sputter and thermal evaporator, respectively, using shadow masks. Finally, Al and Au source/drain electrodes of 70 nm were respectively deposited on each semiconductor layer using shadow masks by thermal evaporator. The characteristics of TFTs and inverters were evaluated at different bending radii. The applied strain led to change in voltage transfer characteristics of complementary inverters as well as source-drain saturation current, field effect mobility and threshold voltage of TFTs. The switching threshold voltage of fabricated inverters was decreased with increasing bending radius, which is related to change in parameters of TFTs. Throughout the bending experiments, relationship between circuit performance and TFT characteristics under mechanical deformation could be elucidated.

• 한국전자파학회논문지
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• 제11권1호
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• pp.84-92
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• 2000

2.4 GHz 대역 WLL 단말기용 GaAs MESFET MMIC 송신기를 설계하고 제작하였다. 설계된 송신기는 이중 평형 능동형 혼합기와 전압 부궤환 구조를 갖는 2단 구동증폭기로 구성하였다. 특히, 한 쌍의 소스 접지-게이트 접지(Common-Source. Common -Gate: CSCG) 구조를 사용하여 IF 입력 선호의 비대칭성으로 인한 동작영역 감소를 보상하였다. 또한 MESFET의 단자간 위상 특성을 이용하여 국부 발진기(La) 신호의 누설 전력을 억제 하였다. 제작된 칩의 크기는 $0.75\times1.75 mm^2$이었고 측정 결과 2.7 V. 55.2 mA에서 386 dB의 변환이득. 11.6 dBm 의 출력$P_{idB}$ 구동증폭기의 RF 출력 -5dBm에서 - 31.5 dBc의 IMD3의 특성을 얻었다. 따라서 제작된 송신기는 WLL 단말기에 적용 가능하다.

• 전자공학회논문지C
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• 제35C권10호
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• pp.30-37
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• 1998

1.2㎛ 더블 폴리 부유게이트 트랜지스터로 구성된 아날로그 메모리가 CMOS 표준공정에서 제작되었다. 효율적인 프로그래밍을 위해 일반적인 아날로그 메모리에서 사용되었던 불필요한 초기 소거 동작을 제거하였으며 프로그래밍과 읽기의 경로를 동일하게 가져감으로서 읽기 동작 시에 발생하는 증폭기의 DC offset 문제를 근본적으로 제거하였다. 어레이의 구성에서 특정 셀을 주변의 다른 셀들로부터 격리시키는 패스 트랜지스터 대신에 Vmid라는 별도의 전압을 사용하였다. 실험 결과 아날로그 메모리가 디지털 메모리의 6비트에 해당하는 정밀도를 보였으며 프로그래밍 시에 선택되지 않은 주변의 셀들에 간섭 효과가 없는 것으로 확인되었다. 마지막으로, 아날로그 어레이를 구성하는 셀은 특이한 모양의 인젝터 구조를 가지고 있으며, 이것은 아날로그 메모리가 특별한 공정 없이도 트랜지스터의 breakdown 전압 아래에서 프로그래밍 되도록 하였다.

• 건축역사연구
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• 제30권6호
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• pp.71-80
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• 2021

This study tries to shed light on character and architectural features of the 2nd construction of Bunhwangsa temple in the mid-8th century. The site of Bunhwangsa Temple is divided into upper and lower areas based on retaining walls running from northwest to southeast, and the main area of the temple centered on Geumdang(the main hall) is located in the upper area. Space composition of the lower area including Wonji(a garden pond) and Gangdang(a lecture hall), is noteworthy in that Bunhwangsa Temple was constructed in a deviating way from rigorous constructional disciplines and used their space efficiently. The Geumdang in the 2nd construction was the largest worship hall with 7×6 bays. The hall was designed to divide its space into two ; the core space was surrounded by outer space. Each gap between columns in the hall was narrowed from center to outer. The main construction of the Geumdang was built as a stable structure with lead-to corridors. This was a much-advanced style than Geumdang at Hwangnyongsa Temple. The Gangdang is presumed to be a large building site as a typical Gangdang style in the Silla era. It was built in the late 9th century and was located in the northern part of the retaining walls. The composition of the middle gate and southern corridors were in double and long corridor style and they were located in front of the 2nd construction. This style coincided in the form of the architectural style of the Hwangnongsa Temple. The 2nd construction of the Bunhwangsa Temple was smaller than the Hwangnongsa Temple. However, it was a prestigious architecture.

• 한국전기전자재료학회논문지
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• 제37권1호
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• pp.48-55
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• 2024

The changes in threshold voltage and DIBL were investigated for changes in remanent polarization P_r and coercive field E_c, which determine the characteristics of the P-E hysteresis curve of ferroelectric in NCFET (negative capacitance FET). The threshold voltage and DIBL (drain-induced barrier lowering) were observed for a junctionless double gate MOSFET using a gate oxide structure of MFMIS (metal-ferroelectric-metal-insulator-semiconductor). To obtain the threshold voltage, series-type potential distribution and second derivative method were used. As a result, it can be seen that the threshold voltage increases when P_r decreases and E_c increases, and the threshold voltage is also maintained constant when the P_r/E_c is constant. However, as the drain voltage increases, the threshold voltage changes significantly according to P_r/E_c, so the DIBL greatly changes for P_r/E_c. In other words, when P_r/E_c=15 pF/cm, DIBL showed a negative value regardless of the channel length under the conditions of ferroelectric thickness of 10 nm and SiO₂ thickness of 1 nm. The DIBL value was in the negative or positive range for the channel length when the P_r/E_c is 25 pF/cm or more under the same conditions, so the condition of DIBL=0 could be obtained. As such, the optimal condition to reduce short channel effects can be obtained since the threshold voltage and DIBL can be adjusted according to the device dimension of NCFET and the P_r and E_c of ferroelectric.