• 한국정보통신학회논문지
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• 제22권8호
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• pp.1099-1106
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• 2018

본 논문은 장거리 다기능레이더용 주파수합성기 개발에 관한 것으로 다기능레이더 체계의 기능 및 성능을 보장하기 위해 필요한 주파수합성기 성능지표를 도출하고 분석하였다. 다기능레이더는 위상배열 전자 스캔 방식을 적용한 레이더체계이고, 주파수합성기는 STALO를 포함하여 다기능레이더에 필요한 다양한 주파수신호를 합성하는 역할을 수행한다. 다기능레이더 요구사항 분석을 통해 최적의 주파수합성 방식을 선택하고, 회로크기를 포함한 성능 및 기능을 최적화하였다. 도출된 MFR용 주파수합성기 개발규격을 만족하기 위해 DDS-driven Offset-PLL(Phase Locked Loop) 방식을 사용하여 낮은 위상 잡음과 빠른 주파수 고정 시간, 우수한 불요파 특성을 갖는 주파수 합성기를 설계 및 제작하였다. 제작된 다기능 레이더용 주파수합성기는 위상잡음 -131dBc/Hz@100kHz 이하, 주파수 고정시간 $4.1{\mu}s$ 이하의 성능을 측정하였다.

• 한국전자파학회논문지
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• 제22권7호
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• pp.669-674
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• 2011

본 논문에서는 디지털 고주파 기억 장치(DRFM: Digital RF Memory)의 스퓨리어스 신호 저감 방법에 대하여 제안하였다. 스퓨리어스 특성은 디지털 고주파 기억 장치의 성능을 결정짓는 주요 요소이다. 제안한 방법은 입력되는 IF 신호에 랜덤 위상값을 가지는 LO 신호를 혼합하여 샘플링하여 스퓨리어스 신호를 저감하였으며, 랜덤 위상을 가지는 LO 신호는 직접 디지털 합성기(DDS: Direct Digital Synthesizer)의 고속 위상 제어 특성을 이용하여 생성하였다. 제안한 방법을 적용하여 5~10 dB의 스퓨리어스 특성이 향상됨을 확인하였다.

• 대한전자공학회논문지TC
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• 제49권1호
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• pp.85-91
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• 2012

본 논문은 Ka 대역 밀리미터파 탐색기용 주파수합성기 제작에 대한 논문이다. 높은 주파수 해상도와 빠른 천이 응답 시간을 위해 DDS(Direct Digital Synthesizer)를 이용한 디지털 합성방식으로 설계하였다. 하지만 DDS의 주파수합성 대역은 시스템 클럭의 1/2정도로 제한되기 때문에 주파수합성 범위가 저주파대역으로 제한되는 단점을 가지고 있다. 그래서 주파수 4체배기와 국부신호를 사용하여 Ka 대역으로 상향 변환하였다. 제안된 주파수합성기는 대역폭 500MHz, 주파수 스위칭 시간은 $0.7{\mu}s$이하, 불요파 특성 -52dBc이하, 위상잡음 특성은 오프셋 100kHz에서 -99dBc/Hz, 평탄도는 ${\pm}1dB$이하로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 추계종합학술대회
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• pp.176-179
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• 2000

통신회로에서 많이 사용되는 PLL 방식에 의한 주파수 합성기는 여러 장점이 있지만 위상잡음 특성이 나쁘고 긴 주파수 도약 시간을 갖기 때문에, 최근의 고속(1$\mu\textrm{s}$이하)으로 주파수 호핑(Frequency Hopping)을 요구하는 디지털 통신 시스템에서는 사용이 어렵다. 본 연구는 디지털 영상 패턴 발생기에서 1600hops/s로 600개 이상의 랜덤한 주파수를 발생하는 주파수합성기를 DDS (Direct Digital Synthesis) 방식을 이용하고, CPLD에 의해 구현하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.443-447
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• 2001

통신회로에서 많이 사용되는 PLL 방식에 의한 주파수 합성기는 여러 장점이 있지만 위상잡음 특성이 나쁘고 긴 주파수 도약 시간을 갖기 때문에, 최근의 고속(l$\mu\textrm{s}$이하)으로 주파수 호핑(Frequency Hopping)을 요구하는 디지털 통신 시스템에서는 사용이 어렵다. 본 연구는 디지털 영상 패턴 발생기에서 1600hops/s 로 600개 이상의 랜덤한 주파수를 발생하는 주파수합성기를 DDS (Direct Digital Synthesis) 방식을 이용하고, CPLD에 의해 구현하였다.

• 한국통신학회논문지
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• 제21권12호
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• pp.3235-3245
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• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.

• 한국정보통신학회논문지
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• 제9권2호
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• pp.402-407
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• 2005

주파수 합성기로서 통신시스템에 많이 사용되어온 PLL 방식은 여러 장점을 갖고 있지만, 위상잡음 특성이 나쁘고 주파수 도약 시간이 긴 단점을 갖기 때문에 최근의 고속(l$mu$s이하)으로 주파수 호핑(Frequency Hopping)을 요구하는 차세대 이동 통신 시스템에서는 사용이 불가능하다. 본 연구는 차세대 이동통신 시스템에서 1600 hops/s 속도로 600개 이상의 랜덤한 주파수를 발생하는 주파수합성기를 CPLD를 사용하여 DDS (Direct Digital Synthesis) 방식으로 설계하였다.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.361-368
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• 2003

저전력 파이프라인 병렬 누적기를 사용한 새로운 고속 직접 디지털 주파수 합성기가 제안되었다. 제안된 파이프라인 병렬 누적기는 속도 향상과 전력 소모 감소를 위하여 파이프라인과 병렬 기법 모두를 사용한다. 같은 처리 속도를 가지는 4 파이프라인 누적기와 4 병렬 누적기에 비하여 2 파이프라인 2 병렬 누적기는 66%와 69%의 전력만을 소모한다 제안된 누적기는 더 낮은 클럭 주파수에서 더 작은 면적과 더 적은 전력을 소모하면서 같은 속도를 얻을 수 있다. 3.3V전원의 0.35um CMOS 공정을 사용하여 모든 회로의 모의 실험과 제작이 수행되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.784-787
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• 1999

This paper describes a direct digital frequency synthesizer using the CORDIC algorithm, which can be implemented efficiently for a digital sinusoid synthesis. To optimize the hardware design parameters, we perform numerical analysis of the quantization effects for the CORDIC-based architecture. A pipelined architecture is employed to obtain a high data throughput,. We estimate and summarize its hardware costs for a variable accuracy, and a CORDIC-based architecture for 9 bit accuracy is emulated in FPGA.

• 대한전자공학회논문지SD
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• 제40권2호
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• pp.104-110
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• 2003

새로운 직접 디지털 주파수 합성기(DDFS)가 제안되었다. 제안된 DDFS는 기존의 DDFS 에서의 각 롬(ROM)들을 양자화롬과 오차롬으로 나누어 저장하는 새로운 롬 압축 방식을 사용한다. 제안된 DDFS에서의 전체 롬 크기는 기존의 롬에 비하여 상당히 줄어들었다. 12비트 출력 데이터를 가지는 DDFS의 경우, 롬 압축률은 78분의 1에 이른다. 성능 검증을 위하여 사인 함수의 12비트 출력 데이터를 가지는 DDFS가 0.35㎛ CMOS 공정으로 구현되었다. 3.3V전원과 100㎒ 클럭에서의 소모 전력은 9.36㎽이고 최고 동작 클럭 주파수는 330㎒이다.