• 한국전자파학회논문지
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• 제22권6호
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• pp.577-583
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• 2011

레이더의 설계에 있어 레이더 성능 평가는 중요한 단계 중 하나이다. 그러나 조우 표적을 가지고 성능 시험을 수행하는 데는 시간 및 비용과 같은 제약점이 따르기 때문에 가상의 표적을 모의할 수 있는 장치가 개발되어 레이더 성능 평가에 사용된다. 가상의 표적 모의 장치는 광 지연 선로 및 DRFM(Digital RF Memory)을 이용하여 구현되어 왔으나, 모의 거리 및 사용 용도의 차이로 인한 시험 시나리오 구현 등에 있어 제약점을 가지고 있다. 이에 본 논문에서는 임의의 레이더 송신 신호에 대하여 정밀 거리 모의가 가능하며, 시험 시나리오 구현이 용이한 레이더 반사 신호 모의 장치 개발을 목표로 구현된 디지털 시간 지연 모듈에 대하여 기술하였다. 개발된 디지털 시간 지연 모듈은 펄스 인식 및 지연 간격 검출 방법을 적용하여 왜곡이 없는 시간 지연을 모의하다. 자체시험 결과를 통하여 성능 입증하였으며 그 결과에 대하여 기술한다.

• 융합신호처리학회논문지
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• 제10권2호
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• pp.127-131
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• 2009

디지털 도파관 모델은 파동 방정식의 일반해를 이용하여 진행파를 표현하고 이 진행파의 파동이동을 지연 라인으로 나타낸다. 일반적인 도파관 모델에서의 단일 지연은 샘플링 시간 간격을 의미하지만, 공간 기준 도파관 모델의 단일 지연은 샘플링된 공간의 거리를 의미한다. 이러한 차이점으로 인해 파동의 이동 거리를 직접적으로 조절할 수 있는 공간기준 도파관 모델이 비브라토 음과 같이 피치가 변하는 음을 합성할 수 있다고 알려져 있다. 본 논문에서는 지연라인의 길이의 비로서 피치가 변하는 음을 합성할 수 있는 시간 기준 디지털 도파관 모델을 제안하고 기존의 공간 기준 도파관 모델과의 성능을 비교하였다.

• 제어로봇시스템학회논문지
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• 제4권3호
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• pp.295-300
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• 1998

In this paper, we point out the possibility of the divergence of control input caused by the estimation error of delay-time when general iterative learning algorithms are applied to a class of linear dynamic systems with time-delay in which delay-time is not exactly measurable, and then propose a new type of iterative learning algorithm in order to solve this problem. To resolve the uncertainty of delay-time, we propose an algorithm using holding mechanism which has been used in digital control system and/or discrete-time control system. The control input is held as constant value during the time interval of which size is that of the delay-time uncertainty. The output of the system tracks a given desired trajectory at discrete points which are spaced auording to the size of uncertainty of delay-time with the robust property for estimation error of delay-time. Several numerical examples are given to illustrate the effeciency of the proposed algorithm.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.548-552
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• 2005

In most physical processes, the transfer function includes a time-delay, and in the general distributed control system using a computer network, an inherent time-delay exists due to the spatial separation between controllers and actuators. Under the circumstance where an input time-delay exits, the system response overshoots and tends to diverge. For this reasons described above, a controller design method is proposed for a discrete nonlinear system including input time-delay, which adopts the time-discretization using Taylor series. Controllers are synthesized using an input/output linearization method. Finally, several cases of the computer simulations were conducted, and the results validate the proposed methods.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 V
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• pp.2593-2596
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• 2003

The deadbeat properties have been well known in designing digital control systems. But recently several researchers proposed a CDBC(Continuout-time DeadBeat Controller) in continuous time. They used delay or smoothing elements from the finite Laplace Transform. A delay element is made by the exponential terms. A smoothing element is used to smooth the digital control input. And eventually the process is argumentd with smoothing elements and then well-known digital deadbeat controller is designed Sometimes samplings are done in continuous time systems and some hold devices are used to relate to digital systems. So multirate sampling may enhance the efficiency of the CDBC. A DC servo motor is chosen for implementing CDBC algorithm. Especially Outputs according to the variable input and disturbance are simulated. by use of Matlab Simulink.

• 한국조명전기설비학회지:조명전기설비
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• 제8권2호
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• pp.41-45
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• 1994

본 논문은 MRA PWM 기법을 응용한 Sub-MRA PWM 기법을 디지털 신호 처리용 프로세서를 이용하여 구현하였다. Sub-MRA PWM기법을 디지털 신호처리 함으로서 아날로그의 불안정한 요소를 감소시킬 수 있었다. 이를 검증하기 위하여 시뮬레이션을 통하여 고조파를 분석하였다. 디지털 제어의 단점인 시간 지연은 고속 연산을 이용하여 극소화 할 수 있었다. 그러므로, 유도, 전동기를 실시간으로 제어할 수 있었다.

• Journal of Mechanical Science and Technology
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• 제20권7호
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• pp.950-960
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• 2006

An output time delay always exists in practical systems. Analysis of the delay phenomenon in a continuous-time domain is sophisticated. It is appropriate to obtain its corresponding discrete-time model for implementation via a digital computer. A new method for the discretization of nonlinear systems using Taylor series expansion and the zero-order hold assumption is proposed in this paper. This method is applied to the sampled-data representation of a nonlinear system with a constant output time-delay. In particular, the effect of the time-discretization method on key properties of nonlinear control systems, such as equilibrium properties and asymptotic stability, is examined. In addition, 'hybrid' discretization schemes resulting from a combination of the 'scaling and squaring' technique with the Taylor method are also proposed, especially under conditions of very low sampling rates. A performance of the proposed method is evaluated using two nonlinear systems with time-delay output.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.566-570
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• 2005

A digital controller for nonlinear time-delay system is proposed in this paper. A nonlinear time-delay system is discretized by using Taylor's discretization method. And the discretized system can be converted to a general nonlinear system. For this reason, general nonlinear controller synthesis can be applied to the discretized time-delay system. We adopted MAC controller synthesis for this study. Computer simulations are conducted to verify the performance of the proposed method. The results of simulation show good performance of the proposed controller synthesis and the proposed method is useful to control nonlinear time-delay system easily.

• 한국통신학회논문지
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• 제19권12호
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• pp.2376-2385
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• 1994

디지털 TV 신호를 수신함에 있어서 복호화 지연과 채널변경 지연은 응용측면에서 매우 중요한 요소들이다. B-화면이 없는 MPEG-2의 SIMPLE PROFILE에서 intra-slice 부호화방식은 영상 복호화과정에서 지연시간을 짧게 하는 근원적인 방식들 중의 하나이다. 그 방식에는 복호화 지연시간은 짧은 장점이 있으나 채널변경 지연시간은 길어지는 단점이 있다. 본 논문에서는, SNR 성능의 손실은 무시할 수 있을 만큼 적게 하며 채널변경 지연을 줄이는 방법을 제안한다. 이를 위해서 슬라이스들의 여러 영역으로 화면들을 구분하고 화면간 부호화를 위한 이동벡터 추정에서 약간의 제한을 부가하며, 이로 인해 임의접근 위치가 효과적으로 증가되고, 채널변경 지연시간이 줄어듬을 확인한다.

• 전자공학회논문지
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• 제52권6호
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• pp.137-143
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• 2015

Field-programmable gate array (FPGA) 기반 시간-디지털 변환기 (time-to-digital converter: TDC)는 구조가 단순하고, 빠른 변환속도를 갖는 딜레이 라인 (delay-line) 방식을 주로 사용한다. 하지만 딜레이 라인 방식 TDC의 시간 측정범위를 늘리기 위해서는 딜레이 라인의 길이가 길어지므로 사용되는 소자가 많아지고, 비선형성으로 인한 오차가 증가하는 단점이 있다. 따라서 본 논문은 동일한 길이의 딜레이 라인에 펄스 트레인 (pulse-train)을 입력하여 시간 측정범위를 향상시키고, 리소스를 효율적으로 사용하는 방식을 제안한다. 펄스 트레인 입력 방식의 TDC는 긴 시간을 측정하기 위하여 시작신호의 입력과 동시에 4-천이 (transition) 펄스 트레인이 딜레이 라인에 입력된다. 그리고 동기회로 (synchronizer) 대신 천이 상태 검출부를 설계하여 중지신호 입력 시 사용된 천이를 판별하고, 준안정 상태 (meta-stable state)를 피하면서 딜레이 라인의 길이를 줄이는 구조를 갖는다. 제안한 TDC는 72개의 딜레이 셀 (delay cell)을 사용하였고, 파인부 (fine interpolator)의 성능 측정 결과, 시간 측정범위는 5070 ps, 평균 분해능은 20.53 ps, 최대 비선형성은 1.46 LSB였으며, 시간 측정범위는 계단 (step) 파형을 입력신호로 사용하는 기존 방식 대비 약 343 % 향상되었다.