• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• 한국전자파학회논문지
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• 제25권6호
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• pp.671-678
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• 2014

본 논문에서는 전압 제어 발진기의 비선형 영향에 의한 문제점을 개선한 FMCW 신호 생성 구조를 제안한다. 단순히 전압 제어 발진기(voltage controlled oscillator)의 튜닝 전압(tunning voltage)을 스위프(sweep)하여 FMCW(Frequency Modulated Continuous Wave) 신호를 생성하는 방식의 경우에는 전압 제어 발진기 자체의 비선형 영향으로 인해 센서에서 검출하고자 하는 비트 주파수(beat frequency)에 변동(drift)이 발생하게 되어 그로부터 추출된 정보의 정확도가 저하되거나, 잘못 해석될 수 있는 오류를 갖게 된다. 이러한 비선형 영향을 배제하기 위해 본 연구에서는 직접 주파수 합성기(direct digital synthesizer)와 위상 동기 루프(phase locked loop)를 포함한 하이브리드 방식의 신호 생성 방안을 적용하여 고선형성을 갖는 FMCW 신호를 생성하였고, 제작 후 시험을 통해 FMCW 센서에서 검출한 비트 주파수가 매우 정확함을 검증하였다.

• Journal of Electrical Engineering and Technology
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• 제5권4호
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• pp.606-613
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• 2010

This paper proposes a novel current-based maximum power point tracking (CMPPT) method for a single-phase photovoltaic power conditioning system (PV PCS) by using a modified incremental conductance method. The CMPPT method simplifies the entire control structure of the power conditioning system and uses an inherent current source characteristic of solar cell arrays. Therefore, it exhibits robust and fast response under a rapidly changing environmental condition. Digital phase locked loop technique using an all-pass filter is also introduced to detect the phase of grid voltage, as well as the peak voltage. Controllers of dc/dc boost converter, dc-link voltage, and dc/ac inverter are designed for coordinated operation. Furthermore, a current control using a pseudo synchronous d-q transformation is employed for grid current control with unity power factor. A 3 kW prototype PV PCS is built, and its experimental results are given to verify the effectiveness of the proposed control schemes.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.387-394
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• 2016

This paper presents a fully digital delay locked loop (DLL) that can acquire lock in four clock cycles with a resolution of a 1/4 NAND-delay. The proposed DLL with a multi-dither-free phase detector acquires the initial lock in four clock cycles with 1/2 NAND-delay. Then, it utilizes a multi-dither-free phase detector, a region accumulator, and phase blenders, to improve the resolution to a 1/4 NAND-delay. The region accumulator which continuously steers the control registers and the phase blender, adaptively controls the tracking bandwidth depending on the amount of jitter, and effectively suppresses the dithering jitter. Fabricated in a 65 nm CMOS process, the proposed DLL occupies $0.0432mm^2$, and consumes 3.7 mW from a 1.2-V supply at 2 GHz.

• 한국조명전기설비학회지:조명전기설비
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• 제11권3호
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• pp.106-113
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• 1997

일반적으로 무정전 전원장치는 바이패스전원과 인버터 출력단 간에 스위치 전환시 출력전압의 과도현상을 보상하기 위하여 고속의 위상동기를 필요로 한다. 본 논문에서는 TMS320s31 디지털 신호처리기에서 완전 소프트웨어로 구현된 디지털 위상동기화회로를 제안한다. 이 디지털 위상동기화회로는 인버터 출력단 LG필터를 포함한 폐-루프 방식으로 구성되었다. 또한, 구조가 간단하여 구현이 쉽고 완전 소프트웨어로 구현함으로서 고신뢰성과고유연성을 가지고 있다. 바이패스전원의 기준 입력신호가 설정된 주파수에서 $\pm$1[Hz} 이상 벗어나면 무정전 전원장치의 제어기가 자체적으로 디치털 위상동기화로의 바이패스 기준입력신호를 차단하여 60[Hz]로 발진하도록 구성하였다. 마지막으로 제안된 디지털 위상동기화회로의성능이 시뮬레이션과 실험 결과들에 의해 검증된다.

• 전기전자학회논문지
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• 제23권3호
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• pp.800-804
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• 2019

본 논문은 2.4 GHz 대역의 IoT용 주파수합성기를 위한 이중-루프 구성의 서브-샘플링 디지털 PLL을 소개한다. PLL은 초기에 주파수 분주기를 사용하는 coarse locking을 수행하며, 이 후 최종적으로는 주파수 분주기를 사용하지 않는 서브-샘플링 방식의 fine locking loop로 스위칭하게 된다. DTC를 사용하여 양자화 에러 제거를 수행하며 이를 통해 특정 타이밍 범위를 갖는 고해상도 TDC를 사용함으로써 낮은 인-밴드 위상잡음 특성을 가질 수 있다. 본 논문에서는 또한 coarse loop와 fine loop간의 위상 오프셋을 제거하기 위한 보정 회로를 제안하였다. Coarse locking이 진행되는 동안 fine loop의 위상 에러를 예측하고, 이를 다시 coarse loop에 보상함으로써 빠른 락킹 타임과 안정적인 동작을 확보하였다. 회로는 SystemVerilog 및 Verilog 언어로 모델링 및 Register-Transfer Level (RTL) 수준으로 설계 되었으며 시뮬레이션을 통해 충분히 그 동작이 검증되었다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1986년도 춘계학술발표회 논문집
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• pp.160-163
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• 1986

In a digital telecommunication network, the clock synchronization is inevitable to prevent the data loss caused by inconsistency of clock frequencies. This paper descries the considerations necessary for synchronization and the implementation of the clock synchronization system using digital processing phase locked loop method in TDX-1 switching system.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.210-220
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• 2008

We review three examples (an on-chip transmission line resonator [1], a phase-locked loop [2], and an analog-to-digital converter [3]) of design tradeoffs which can in fact be circumvented; the key in each case is that the parameters that seem to trade off with each other are actually separated in time or space. This paper is an attempt to present these designs in such a way that this common approach can hopefully be applied to other circuits. We note reader that this paper is not a new contribution, but a review in which we highlight the common theme from our published works [1-3]. We published a similar paper [4], which, however, used only two examples from [1] and [2]. With the newly added content from [3] in the list of our examples, the present paper offers an expanded scope.

• 한국전자파학회논문지
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• 제15권12호
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• pp.1161-1167
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• 2004

기존의 PLL(phase locked loop)은 폐루프 구조이므로 주파수 스위칭 속도가 낮은 단점을 갖는다. 이를 개선하기 위해서 개루프 구조를 혼합한 Digital Hybrid PLL 구조를 연구하였다. 또한 이 구조는 빠른 주파수 스위칭 속도로 동작할 수 있지만, VCO의 전압대 주파수 전달특성을 ROM 형태로 구현하는 DLT(digital look-up table)이 사용되어야 하므로 회로소자가 많아지고 소비전력이 증가된다. 그러므로, 본 논문에서는 복잡한 DLT의 구조를 간단한 Digital logic 회로로 대체시킨 새로운 구조를 제안하였다. 또한 주파수 합성때마다 타이밍 동기화를 이루는 회로를 설계하여 합성기의 항상성을 확보하였으며 DLT를 사용하는 방식과 비교하여 회로소자를 약 $28\%$정도 줄일 수 있다. 고속 스위칭 동작 특성과 주파수 합성을 시뮬레이션과 실제 회로 구현으로 확인하였다.

• 한국통신학회논문지
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• 제28권11C호
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• pp.1152-1160
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• 2003

본 논문에서는 다양한 해상도의 신호 입력을 지원하는 고품위급 모니터의 디지털 신호처리 회로를 제안한다. 기존의 디지털 회로에서 ADC(Analog to Digital Convertor)와 VDP(Video Display Processor)로부터 발생하는 내부 디지털 PLL(Phase-locked Loop)의 낮은 성능과 IC의 내부 편차문제, 모듈간의 상이한 전압 차이 때문에, 다양한 입력 신호에서 안정된 동기신호 처리를 할 수 없는 문제가 있었다. 이를 해결하기 위해서 다양한 해상도의 신호 입력으로부터 동기 신호들의 규칙성을 이용하여 동기 신호를 관리하면서 시스템의 간섭을 최소화하는 동기신호 최적화 기법을 제안하였다. 제안한 방법을 적용한 결과 다양한 해상도에서 안정적으로 동기신호를 처리함으로써 여러 모드의 입력신호에 대응할 수 있었다.