• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.423-423
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• 2004

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.431-431
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• 2004

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1984-1987
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• 2002

This paper describes the design and implementation of a single-chip digitally synthesized 0-35MHz agile function generator. The chip comprises an integrated direct digital synthesizer (DDS) with a 10-bit on- chip digital-to-analog converter (DAC) using an n-well single-poly triple-metal 0.5-$\mu\textrm{m}$ CMOS technology. The main features of the chip include maximum clock frequency of 100 MHz at 3.3-V supply voltage, 32-bit frequency tuning word resolution, 12-bit phase tuning word resolution, and an on-chip 10-bit DAC. The chip provides sinusoidal, ramp, saw-tooth, and random waveforms with phase and frequency modulation, and power-down function. At 100-MHz clock frequency, the chip covers a bandwidth from dc to 35 MHz in 0.0233-Hz frequency steps with 190-ns frequency switching speed. The complete chip occupies 12-mm$^2$die area and dissipates 0.4 W at 100-MHz clock frequency.

• 한국통신학회논문지
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• 제16권10호
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• pp.914-924
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• 1991

랜덤한 주파수도약을 실현하기 위해 기존의 PLL(Phase Locked Loop)방식이 많이 사용 되었으나 locking time이 소요되는바, 출력주파수의 졍현파형을 직접 합성하는 직접 디지털 주파수 합성방식을 이용하여 이러한 단점을 없앨 수 있으나. 기존의 위상누적 방식을 이용한 직접 디지털 주파수 합성방식에서는 합성 파형상에 위상 왜곡이 수반되어 불요잡음이 크게 나타났다. 이러한 단점을 개선하기 위해 위상누적 방식에 관한 이론을 고찰하고 새로운 방식의 이론식을 유도하여 이에 적합한 시스템을 구성하였다. 또한 합성된 출력주파수의 정현파형에 대한 스펙트럼 분석과 PN(pseudo Noise)부호를 사용한 순시적인 주파수 도약상태의 확인 결과, 기존의 위상누적 방식보다 불요잡음 전력레벨이 10~25dB 줄고 주파수 대역도 420kHz까지 확장 가능함을 알았다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1988년도 추계학술발표회 논문집
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• pp.101-108
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• 1988

In this paper packet-swap Accptant Queveing system with synchronous single server and finite storage space is proposed for throughput improvement. Queueling systems are analyzed with Minisint Approximation reported by J.F CHANG and R.F Chang. Comparison between PSA. Queveing system and First-Come First Acceptant Queveing system via throughput and blocking probabilliy of test octet was performed The comparison showed that PAS Queweing system perfumes better than j.F ChANG’s Queveing system.

• 한국정보통신학회논문지
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• 제14권5호
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• pp.1103-1108
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• 2010

주파수 도약 대역확산시스템에서의 광대역 주파수 도약을 위해 주파수 합성기가 널리 이용된다. 이와 같은 주파수 도약 대역확산 송수신기에서의 도약 주파수를 발생시키는 주파수 합성기는 PLL에 의해 실현된다. 따라서 논문에서는 정교한 반송파 발생, 수신기에서의 반송파동기 등을 위해 널리 이용되는 디지털 위상고정루프를 설계하고 결과를 분석하였다. 디지털 위상비교기, 루프필터, DCO 등 디지털 위상고정루프를 구성하는 기본 요소를 소개하였다. 또한 구현된 각 구성요소에 대한 시뮬레이션 결과와 특성들에 대한 분석이 이루어 졌다. 기준입력신호와 DCO의 출력신호의 위상차에 의한 특성을 분석하였다. 루프가 고정이 되었을 때 루프필터의 N값이 이웃하는 값 사이에서 토글되는 현상을 나타내며 이는 출력신호에 위상 지터를 초래한다. 이는 DCO의 클럭인 fc를 증가시키므로 해결이 가능하다.

• 한국정보과학회논문지:시스템및이론
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• 제31권9호
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• pp.536-542
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• 2004

본 논문에서는 디지털 주파수 합성기의 구조에 대하여 연구하였다. 디지털 주파수 합성기는 높은 스펙트럼 순도로 빠른 주파수 전환이 가능하고, 현대의 확산 스펙트럼 무선통신 시스템에 널리 사용된다. 롬 기반의 디지털 주파수 합성기는 싸인 파형의 크기를 저장한 롬 테이블을 사용한다. 본 논문에서는 롬의 크기를 줄이는 세 가지 새로운 기술을 제안하였다. 새로운 기법 중 한 가지는 여러 개의 계층적 구조를 사용하였다. 다른 기법들은 계층적 롬 구조를 간단한 보간 기법으로 결합하였다. 이러한 기법으로 12비트의 싸인 파형을 생성하였다. 실험 결과 새롭게 제안한 기법은 기존 방법[1]에 비해 ROM 크기를 24%까지 줄일 수 있다.

• 전자공학회논문지 IE
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• 제47권2호
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• pp.1-7
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• 2010

이 논문에서는 PLL에 기반한 주파수 합성기의 구현에 있어서 전력 소모를 줄이기 위한 저전력 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조의 디지털 PLL에서는 초기 주파수 비교를 위하여 광대역 디지털 로직 직교상관기를 사용 하고, 최종 주파수 비교를 위하여 저전력 특성을 갖는 협대역 디지털 로직 직교상관기를 사용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 또한 동작하지 않는 디지털 블록의 전력을 최소화하는 회로 기법을 적용함으로써 대기 전력 소모를 추가적으로 줄일 수 있도록 하였다. 제안된 디지털 PLL의 동작 및 저전력 특성은 MOSIS 1.8V $0.35{\mu}m$ CMOS 공정 조건에서 MyCAD를 이용한 설계 및 모의실험을 통해 검증하였으며, 20% 정도의 전력 소모 감소 효과를 확인하였다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.103-109
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• 2007

본 논문은 최근에 많이 연구되고 있는 PLL 기반의 fractional-N 주파수 합성기에 관하여 SIMULINK 및 Verilog-a를 사용하여 모델링하는 방법론에 대하여 설명한다. 전통적으로 PLL 설계에 적용되는 바텀-업(bottom-up) 방식의 트랜지스터 레벨설계와 함께 탑-다운(top-down) 방식의 설계를 병행하여 적용함으로써 트랜지스터 레벨의 회로설계에 걸리는 시간을 크게 절약하고 SoC의 IP로서 아날로그 부분과 디지털부분이 같이 검증될 수 있는 방안을 고려하고자 한다. 이를 위하여 시스템의 동작여부를 빠르게 파악하고 top level에서의 검증이 용이한 SIMULINK 모델링과 트랜지스터 레벨과의 호환을 통해 블록 단위의 검증이 가능한 Verilog-a 모델링의 비교를 수행함으로서 효과적인 설계 방법을 제시한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 춘계종합학술대회
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• pp.1053-1056
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• 2005

본 논문에서는 ROM 사이즈를 줄이기 위한 디지털 합성기의 설계기법과 그 구현에 관하여 기술한다. 지금까지 제안된 설계기법과는 달리, 본 논문에서 제안하는 기법은 최소한의 부가적 하드웨어만을 사용하여 ROM 사이즈를 대폭 줄일 수 있다. 구현된 디지털 합성기는 입력한 주파수 제어값에 따라 원하는 발진 주파수를 정확하게 합성해내고 있음을 측정결과로부터 확인할 수 있었다.