• 한국전자파학회논문지
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• 제13권7호
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• pp.649-656
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• 2002

본 논문에서는 고속 주파수 스위칭 특성을 갖는 디지탈 하이브리드 위상고정루프(DH-PLL: Digital Hybrid Phase-Locked Loops)의 위상잡음을 분석하였다. 기존 위상고정루프에 비하여, 디지탈 하이브리드 위상고정루프는 D/A 변환기에서 발생하는 잡음이 전체 출력위상잡음에 추가되므로 위상잡음이 증가되는 문제점이 있다. 입력기준신호, D/A 변환기, 그리고 전압제어발진기(VCO: Voltage Controlled Oscillator)를 주요 잡음원으로 고려하여, 이것에 의한 위상잡음을 해석적으로 분석하였다. 또한 폐루프 대역과 주파수 합성 분주비(hi)에 따른 위상잡음의 변화를 연구하여 디지탈 하이브리드 위상고정루프의 위상잡음을 최소화하는 최적 폐루프 대역을 결정할 수 있다. 또한, 해석적 방법에 의한 분석 결과와 회로 시뮬레이션에 의한 결과가 동일함을 확인하였다.

• 한국정보통신학회논문지
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• 제13권8호
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• pp.1543-1548
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• 2009

본 논문에서는 주파수 도약 대역 확산시스템에서 빠른 주파수 도약 패턴을 발생시키며 이에 따른 수신기 동기회로에 관한 연구이다. 고속의 PN 초기동기를 달성하기 위한 정합필터 방식에서 기존의 동기회로 구조로부터 상관기의 개수를 2개로 줄이고 초기동기를 위한 짧은 도약패턴(hoping prefix)을 몇 개의 부 패턴(sub prefix)으로 나눈다. 각기 상이한 주파수 도약패턴에 의하여 PN코드 시작시각에 대한 정보를 보내 이 정보를 이용하여 빠른 동기 획득을 이루게 하며 검출의 신뢰도를 높일 수 있는 고속의 초기동기 회로를 제안하였다. 또한 디지털 주파수 합성기를 사용하여 빠른 주파수 도약을 위한 PLL 구현이 가능함을 분석하였다. 즉, 주파수 스텝(${\Delta}f$)이 1.5MHz이상이면 settling 시간이 $30{\mu}s$정도가 되므로 빠른 주파수 도약을 위한 PLL의 구현이 가능함을 보였다. 결국 동기시간 단축에 있어서 가장 큰 영향을 미치는 것은 주파수 합성기의 빠른 주파수 획득시간과 동기회로의 초기동기 획득시간임을 알 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제12권5호
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• pp.1-9
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• 2012

본 논문은 레이더 시스템에 적용되는 고성능 PLL 주파수 합성기를 설계하고, 그 성능을 분석하였다. 소형화제작을 위해 PLL 간접합성방식을 적용하였으며, 광대역특성에서 우수한 위상잡음과 고속의 주파수합성시간을 갖기 위해 offset 방식의 PLL에 DDS를 기준신호로 설계 하였다. 또한, offset PLL에서 고속의 주파수 변환을 위해 DAC를 이용하여 coarse tune을 적용하였다. 이러한 구조에서의 성능 예측을 위해 각각의 잡음원에 대해 모델링을 적용하여 출력위상잡음을 예측하였으며, 제작결과와 비교 분석하였다. 그 결과 simulation과 측정결과가 일치함을 확인하였으며, 100KHz 옵셋 주파수에서 -126dBc/Hz의 우수한 위상잡음 특성과 10usec 이내의 고속의 주파수변환시간을 갖는 항공기용 레이더 주파수합성기를 설계하였다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.7-15
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• 2002

The digital DBS tuner is designed and implemented in a CMOS process using a direct-conversion architecture that offers a high degree of integration. To generate mathched LO I/Q quadrature signals covering the total input frequency range, a fully integrated ring oscillator is employed. And, to decrease a high level of phase noise of the ring oscillator, a frequency synthesizer is designed using a double loop strucure. This paper proposes and verifies a band selective loop for fast frequency switching time of the double loop frequency synthesizer. The down-conversion mixer with source follower input stages is used for low voltage operation. An experiment implementation of the frequency synthesizer and mixer with integrated a 0.25um CMOS process achieves a switching time of 600us when frequency changes from 950 to 2150MHz. And, the experiment results show a quadrature amplitude mismatch of max. 0.06dB and a quadrature phase mismathc of max. >$3.4^{\circ}$.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.951-954
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• 1999

A direct digital frequency synthesizer is designed in full custom method using 0.65${\mu}{\textrm}{m}$ CMOS n-well technology The chip provides the capability of the parallel operation using up to 4 chips with an operation frequency of 440MHz. The generated waveform can be modulated by various modulation techniques such as QPSK, 256 . 64. 32 . 16 QAM and FM.

• 한국ITS학회:학술대회논문집
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• 한국ITS학회 2004년도 제3회 정기총회 및 추계학술대회
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• pp.236-240
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• 2004

• 한국전자파학회논문지
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• 제25권12호
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• pp.1243-1250
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• 2014

본 논문에서는 0.5~1.1 GHz 주파수 범위를 갖는 광대역 DDS(Direct Digital Synthesizer) 모듈의 설계 및 제작 결과에 대해 기술하고자 한다. 600 MHz 대역폭을 갖는 광대역 DDS 구현을 위해 DDS의 클럭을 2.4 GHz로 선정하였다. 광대역 DDS의 불요신호(spurious) 특성을 개선하기 위해 출력 불요신호 대비 크기가 같고, 역위상을 갖는 여러 개의 신호들을 동시에 발생시킨 후 DDS 내부에서 출력 신호와 합성하였다. 제작된 DDS 모듈의 불요신호는 상용 DDS 대비 10 dB 정도 개선되었고, DDS 모듈의 동조 속도는 340 ns 이하임을 확인하였다.

• 전자공학회논문지
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• 제53권2호
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• pp.27-35
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• 2016

본 논문에서는 위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중출력 주파수 합성기를 제안하였다. 제안하는 주파수 합성기는 1.8 V 동부 $0.18-{\mu}m$ CMOS 공정을 이용하여 설계하였다. 다양한 오디오 샘플링 주파수를 출력하기 위해 3차 시그마-델타 모듈레이션을 이용하여 fraction-N 디바이더를 설계하였다. 오디오 반도체에서 요구되는 낮은 지터 성능을 만족 시키기 위해 인-밴드 잡음을 분석, 최적화 하였다. $0.6mm^2$의 칩 사이즈를 가지고 0.6 MHz-200 MHz의 출력 주파수를 갖는다. 모든 모드에서 측정된 지터는 11.4 ps-21.6 ps 이다.

• 한국통신학회논문지
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• 제17권2호
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• pp.168-180
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• 1992

사회가 복잡 다변화 되어 감에 따라 정보전송의 거리 및 시간의 제약을 극복하기 위하여 통신기술은 끊임없이 발달해 왔다. 최근에 대부분 군·경용으로 사용되고 있는 무선 이동통신은 오늘날 기업과 개인의 요구에 따라 널리 사용되고 있으며 이동통신의 국내 수요도 점차 대중화 되어가고 있다. 이동통신에 사용되고 있는 변조기술은 AM과 FM같은 아날로그 방식이 디지털 방식으로 대체되고 있으며 이의 큰 단점은 전송대역폭의 증가이다. 그러므로 제한된 주파수 대역을 효과적으로 사용하는 것이 매우 중요하나 이에 대한 국내의 연구 및 개발은 매우 한정되어 있으나 디지털 통신의 정착을 위해 필요하다. 본 논문에서는 채널 간격 200KHz의 124개 채널을 갖는 주파수 도약 합성기의 설계를 다룬다. 합성기에 사용되는 VCO는 고순도인 신호 스펙트럼을 위해 semi-rigid 케이블을 사용했으며 하이브리드 위상검출기는 샘플-홀드검출기와 3-상태 위상 검출기를 함께 사용했다.

• 한국통신학회논문지
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• 제41권10호
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• pp.1179-1182
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• 2016

본 논문에서는 sine-linear phase difference 방식과 DPCM 방식의 차동 양자화 기술을 응용하여 새로운 ROM 압축방식을 제안하고 이를 이용하여 저전력 직접 디지털 주파수 합성기를 FPGA를 사용하여 설계 및 제작한다. ROM 크기를 줄이기 위해 사인파의 1/4 주기를 $2^N$간격으로 표본화하여 양자화된 값을 양자화 ROM1에 저장하고 각 표본화 사이를 $2^K$간격으로 표본화하고 ROM1에 저장된 표본화 값의 차이를 ROM2에 저장하여 ROM의 크기를 줄이는 방식을 사용한다. 이를 사용함으로써 기존 방식 대비 약 37%의 ROM 크기만 필요하게 되여 전력 소모를 줄일 수 있다.