• International Journal of Internet, Broadcasting and Communication
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• 제9권1호
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• pp.29-34
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• 2017

Over the past several decades, embedded system and flight control computer technologies have been evolved to meet the diverse needs of the mobile device market. Current embedded systems are at the heart of technologies that can take advantage of small-sized specialized hardware while still providing high-efficiency performance at low cost. One of these key technologies is multiple memory banks. For example, a dual memory bank can provide two times more memory bandwidth in the same memory space. This benefit take lower cost to provide the same bandwidth. However, there is still few software technologies to support the efficient use of multiple memory banks. In this study, we present a technique to efficiently exploit multiple memory banks by software support. Specifically, our technique use an interference graph to optimally allocate data to different memory banks by an optimizing compiler. As a result, the execution time can be improved upto 7% with the proposed technique.

• 대한전자공학회논문지TC
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• 제49권7호
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• pp.71-79
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• 2012

컴퓨터 기술이 발전함에 따라 스마트폰, 태블릿 PC 등의 보급이 확산되고 디지털 매체로의 접근이 용이해졌다. 컴퓨터의 하드웨어 성능이 향상되고, 하드웨어 형태의 변화가 발생하였지만 기본적으로 이루어지는 동작 매커니즘의 변화는 이루어지지 않았다. 일반적으로 컴퓨터의 프로그램이 동작하게 되면 프로그램에서 사용하는 데이터가 메모리에 상주하게 된다. 이러한 데이터는 운영체제 동작의 효율성 때문에 메모리에 남아있게 되나, 메모리 덤프나 실시간 메모리 분석을 통해 메모리 내의 데이터에 접근이 가능하다. 이 데이터를 악용할 경우 사용자의 개인정보나 암호화 키, 기밀 데이터 등이 유출될 수 있기 때문에 대응 방안이 마련되어야 한다. 본 논문에서는 가상 메모리의 주소를 이용해 해당 프로세스의 물리 메모리 주소를 찾아내고 해당 프로세스의 메모리 데이터 초기화를 이용하여 사용자의 데이터 유출을 최소화하는 방안을 제안한다.

• 한국컴퓨터정보학회논문지
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• 제25권4호
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• pp.1-9
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• 2020

본 논문에서는 데이터 압축을 통해 메모리 시스템의 에너지 효율 및 성능을 향상시키는 동적랭크 서브세팅 기법 (Dynamic Rank Subsetting, DRAS)을 제안한다. DRAS 기법은 하나의 메모리 랭크 (Rank)를 두 개의 서브랭크 (Sub-rank)로 동작되도록 하여, 데이터가 절반 크기로 압축될 경우 압축된 데이터를 하나의 서브랭크에만 저장한다. 이를 통해 DRAS 기법은 압축된 데이터에 대한 읽기 및 쓰기 동작의 메모리 대역폭을 두 배로 높일 수 있고, 동적 전력 소모도 절반으로 감소시킬 수 있다. 만약 데이터가 절반 크기로 압축되지 않는다면 기존 메모리 시스템에서와 같이 데이터를 두 서브랭크에 저장한다. 따라서 DRAS 기법은 데이터가 압축되지 않는 경우에 대해서는 기존 메모리 시스템 수준의 메모리 대역폭과 전력 효율성을 보장한다. 메모리 시뮬레이터를 사용한 실험 평가를 통해 DRAS 기법이 컴퓨터 시스템 성능을 평균 12% 향상시키고 메모리 시스템의 전력소모를 평균 24% 감소시킬 수 있음을 보인다.

• 제어로봇시스템학회논문지
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• 제10권2호
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• pp.178-184
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• 2004

In this paper, we designed an image processing system for the high speed line-scan camera which adopts the new memory model we proposed. As a resolution and a data rate of the line-scan camera are becoming higher, the faster image processing systems are needed. But many conventional systems are not sufficient to process the image data from the line-scan camera during a very short time. We designed the memory controller which eliminates the time for transferring image data from the line-scan camera to the main memory with high-speed SRAM and has a dual-port configuration therefore the DSP can access the main memory even though the memory controller are writing the image data. The memory controller is implemented by VHDL and Xilinx SPARTAN-IIE FPGA.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.360-363
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• 1999

Video data compression is a major key technology in the field of multimedia applications. Variable-length coding is the most popular data compression technique which has been used in many data compression standards, such as JPEG, MPEG and image data compression standards, etc. In this paper, we present memory efficient VLC decoder architecture for MPEG-2 application which can achieve small memory space and higher throughput. To reduce the memory size, we propose a new grouping, remainder generation method and merged lookup table (LUT) for variable length decoders (VLD's). In the MPEG-2, the discrete cosine transform (DCT) coefficient table zero and one are mapped onto one memory whose space requirement has been minimized by using efficient memory mapping strategy The proposed memory size is only 256 words in spite of mapping two DCT coefficient tables.

• 항공우주기술
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• 제11권2호
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• pp.73-79
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• 2012

저궤도 위성은 지상과 교신할 수 있는 시간이 매우 제한되어 있으므로 위성에서 생성되는 모든 원격측정 데이터는 대용량 메모리에 저장되었다가 지상교신 시 실시간 데이터와 함께 지상으로 전송된다. 대용량 메모리는 최초 시스템 초기화 과정에서 초기화가 시작되어 각 블록의 상태정보가 생성되고 원격측정데이터를 저장할 수 있는 준비를 한다. 운영 중에 계속적으로 대용량 메모리에 원격측정데이터를 저장하고, 저장된 데이터를 지상으로 전송한다. 그리고 우주환경에서 발생할 수 있는 메모리 오류를 제거하기 위하여 주기적으로 메모리 스크러빙을 수행한다. 본 논문은 저궤도위성 원격측정 데이터 처리를 위한 대용량 메모리 운용방식에 대한 것으로 대용량 메모리 구조, 메모리 초기화 및 메모리 스크러빙 방식, 대용량 메모리를 통한 원격측정데이터 저장 및 전송 방식, 주/부 대용량 메모리 운용 방식에 대해서 기술한다.

• 정보보호학회논문지
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• 제23권5호
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• pp.931-938
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• 2013

디스크 암호화 소프트웨어로 데이터를 암호화 하는 경우 패스워드를 획득하기 전까지 암호화 데이터의 원본 데이터를 추출하기 위해서는 많은 어려움이 있다. 이러한 디스크 암호화 소프트웨어의 암호화 키는 물리 메모리 분석을 이용하여 암호화 키를 추출할 수 있다. 물리 메모리에서 암호화 키 탐색을 수행하는 경우 일반적으로 메모리 전체를 대상으로 탐색을 수행하기 때문에 메모리 크기에 비례하여 많은 시간이 요구된다. 하지만 물리 메모리 데이터에는 시스템 커널 오브젝트, 파일 데이터와 같이 암호화 키와 관련이 없는 많은 데이터가 포함되어 있음으로, 이를 분석하여 키 탐색에 필요한 유효한 데이터를 추출하는 방법이 요구된다. 본 논문에서는 윈도우즈 커널 가상 주소 공간 분석을 통해 물리 메모리에서 디스크 암호화 키가 저장되는 메모리 영역만 수집하는 효율적인 방법을 제시하고자 한다. 실험을 통해 제안된 방법이 기존 방법보다 암호화 키 탐색 공간을 효율적으로 줄임으로써 우수함을 증명한다.

• 정보보호학회논문지
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• 제27권5호
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• pp.1013-1022
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• 2017

최대 절전 모드는 물리 메모리의 데이터를 비휘발성 매체에 저장하였다가 시스템에 전원이 들어오면 메모리 데이터를 비휘발성 매체로부터 물리 메모리에 복구하는 기능이다. 최대 절전 모드 파일은 메모리 데이터를 정적 상태로 가지기 때문에 공격자가 이를 수집할 경우에 시스템의 물리 메모리에 있던 사용자 아이디와 패스워드 및 디스크 암호화키 등의 주요 정보들이 유출될 수 있는 위험성이 존재한다. 윈도우에서는 최대 절전 모드 파일만을 위한 보호기능을 지원하지 않기 때문에 최대 절전 모드 파일에 기록되는 메모리 데이터 내용들을 보호하는 방법이 필요하다. 본 논문에서는 최대 절전 모드 파일에 기록되는 프로세스의 메모리 데이터를 보호하기 위해서 최대 절전 모드 파일 내의 물리 메모리 데이터를 암호화하는 방법을 제안한다. 최대 절전 모드 처리 시에 메모리 데이터를 암호화하기 위해 최대 절전 모드 처리 절차를 분석하고, 최대 절전 모드 파일에 기록되는 메모리 데이터에 대한 암호화 과정이 프로세스 각각에 대해 투명하게 동작하도록 구현하였다. 실험을 통해 구현한 최대 절전 모드 파일 내 프로세스 메모리 데이터 암호화 도구는 암복호화 비용으로 약 2.7배의 오버헤드를 보였다. 이런 오버헤드는 전체 디스크 암호화 도구가 지속적으로 10% 이상의 속도저하를 유발하는 상황과 비교해 볼 때, 공격자에게 프로세스의 평문 메모리 데이터가 노출되지 않기 위해 필요한 비용으로 충분히 감내할 수 있다고 판단된다.

• 한국산업융합학회 논문집
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• 제24권1호
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• pp.69-77
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• 2021

The widely used low-cost design methodology for IoT devices is very popular. In such a networked device, memory is composed of flash memory, SRAM, DRAM, etc., and because it processes a large amount of data, memory design is an important factor for system performance. Therefore, each device selects optimized design factors such as function, performance and cost according to market demand. The design of a memory architecture available for low-cost IoT devices is very limited with the configuration of SRAM, flash memory, and DRAM. In order to process as much data as possible in the same space, an architecture that supports parallel processing units is usually provided. Such parallel architecture is a design method that provides high performance at low cost. However, it needs precise software techniques for instruction and data mapping on the parallel architecture. This paper proposes an instruction/data mapping method to support optimized parallel processing performance. The proposed method optimizes system performance by actively using hardware and software parallelism.

• 정보처리학회논문지A
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• 제13A권5호
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• pp.413-420
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• 2006

대부분의 디지털 신호 처리기 (Digital Signal Processor)는 두 개 이상의 메모리 뱅크를 가지는 하버드 아키텍처 (Harvard architecture)를 지원한다. 다중 메모리 뱅크 중에서 하나는 프로그램용으로 나머지는 데이터용으로 사용하여 프로세서가 한 명령어 사이클에 메모리의 여러 데이터에 동시 접근을 가능하게 한다. 이전 연구에서 우리는 다중 메모리 뱅크에 효율적으로 데이터를 할당하는 방법에 대하여 논하였다. 본 논문에서는 이전 연구의 확장으로 런타임 메모리의 최적화에 대한 우리의 최근 연구에 대하여 소개한다. 듀얼 데이터 메모리 뱅3(Dual Data Memory Bank)를 효율적으로 이용하기 위해 각 메모리 뱅크에 할당된 변수를 관리하기 위한 독립적인 두 개의 런타임 스택이 필요하다. 프로시저에 대한 두 메모리 뱅크의 활성화 레코드(Activation Record)의 크기는 각 메모리 뱅크에 할당된 변수의 개수가 일정하지 않기 때문에 다를 수 있다. 따라서 여러 개의 프로시저가 연속으로 호출될 때 두 개의 런타임 스택의 크기가 크게 달라질 수 있다. 이러한 두 메모리 뱅크 사이의 불균형은 하나의 메모리에 여유 공간이 있음에도 불구하고 다른 하나의 메모리 뱅크의 사용량이 온칩 메모리(on-chip memory)범위를 초과하는 원인이 될 수 있다. 본 논문에서는 온칩 메모리를 효율적으로 사용하기 위해 두 런타임 스택의 균형 맞추기를 시도했다. 본 논문에서 제안하는 알고리즘은 상대적으로 단순하지만 효율적으로 런타임 메모리를 사용할 수 있다는 것을 실험결과를 통해 보여주고 있다.