• 한국인터넷방송통신학회논문지
• /
• 제22권4호
• /
• pp.67-72
• /
• 2022

본 논문에서는 60 nm GaN/Si HEMT 공정을 사용하여 전력증폭기(Power Amplifier)의 설계를 제시하였다. 고주파 설계를 위하여 맞춤형 트랜지스터 모델을 구성하였다. Output stage는 저손실 설계를 위해 마이크로스트립 라인을 사용하여 회로를 구성하였다. 또한 RC 네트워크로 구성된 Bias Feeding Line과 Input bypass 회로의 AC Ground(ACGND) 회로를 각각 적용하여 DC 소스에 연결된 노드의 최소임피던스가 RF회로에 영향을 미치지 않도록 하였다. 이득과 출력을 고려하여 3단의 구조로 설계되었다. 설계된 전력증폭기의 최종 사이즈는 3900 ㎛ × 2300 ㎛ 이다. 중심 주파수에서 설계된 결과는 12 V의 공급 전압에서 15.9 dB의 소 신호 이득, 29.9 dBm의 포화 출력(Psat), 24.2 %의 PAE를 달성하였다.

• 한국항행학회논문지
• /
• 제27권4호
• /
• pp.463-468
• /
• 2023

본 논문에서는 Pin 다이오드와 결함접지구조를 이용하여 2 개의 편파(수직 편파, 우현 편파)를 전환하여 사용할 수 있는 이중편파 재구성 패치 배열 안테나를 제안한다. 제안된 안테나는 정사각형 마이크로스트립 패치와 접지면에 2개의 일자형 슬롯을 대각선으로 배치하여 구현된 원형 편파 패치 안테나를 5.8 GHz의 반파장 길이인 25.8 mm 간격으로 3x3 배열하여 설계하였으며 각 안테나의 접지면에 대각선으로 배치된 슬롯에 Pin 다이오드와 커패시터를 연결하여 Pin 다이오드에 직류 전압이 인가에 따른 개방/단락 스위치 동작을 통하여 편파를 전환한다. 설계 결과 수직 편파에서는 11.7 dBi, 우현 편파에서는 11.6 dBic의 이득 특성을 가지며 우현 편파에서의 축비는 1.8 dB, 수직 편파일 때 20.3 dB 를 가지고, 중앙 안테나에서 인접한 안테나의 상호결합 특성을 확인 하였을때 수직 편파에서는 최대 -20.8 dB, 우현 편파에서는 최대 -30.1 dB 이다.

• 전자공학회논문지
• /
• 제53권3호
• /
• pp.46-55
• /
• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.

• 한국전자파학회논문지
• /
• 제21권6호
• /
• pp.670-680
• /
• 2010

본 논문에서는 0.13 ${\mu}m$ CMOS 공정을 사용하여, 이동단말기 탑재에 적합한 저 전력, 저 잡음 구조 개별 소자 (LNA, Mixer, VCO, frequency doubler, signal generator, down converter)들을 제안하고, 나아가 이를 하나의 칩으로 집적화 시킨 60 GHz 단일 칩 수신기 구조를 제안한다. 저전력화를 위해 current re-use 구조를 적용시킨 LNA의 경우, 11.6 mW 의 전력 소모 시, 56 GHz부터 60 GHz까지 측정된 잡음지수(NF)는 4 dB 이하이다. 저전력화를 위한 resistive mixer의 경우, Cgs의 보상 회로를 통하여 낮은 LO 신호 크기에서도 동작 가능하도록 하였다. -9.4dB의 변환 이득을 보여주며, 20 dB의 LO-RF isolation 특성을 가진다. Ka-band VCO는 4.99 mW 전력 소모 시측정된 출력 신호 크기는 27.4 GHz에서 -3 dBm이 되며, 26.89 GHz에서부터 1 MHz offset 기준으로 -113 dBc/Hz의 phase noise 특성을 보인다. 49.2 dB의 원신호 억제 효과를 보이는 Frequency Doubler는 총 전력 소모가 9.08 mW일 경우, -4 dBm의 27.1 GHz 입력 신호 인가 시 -53.2 dBm의 fundamental 신호(27.1 GHz)와 -4.45dBm의 V-band second harmonic 신호(54.2 GHz)를 얻을 수 있었으며, 이는 -0.45 dB의 변환 이득을 나타낸다. 60 GHz CMOS 수신기는 LNA, resistive mixer, VCO, frequency doubler, 그리고 drive amplifier로 구성되어 있으며, 전체 전력 소모는 21.9 mW이다. WLAN과의 호환 가능성을 위하여, IF(Intermediate Frequency) bandwidth가 5.25GHz(4.75~10 GHz)이며, RF 3 dB bandwidth는 58 GHz를 중심으로 6.2 GHz이다. 이때의 변환 손실은 -9.5 dB이며, 7 dB의 NF와 -12.5 dBm의 높은 입력 P1 dB를 보여주고 있다. 이는 60 GHz RF 회로의 저전력화, 저가격화, 그리고 소형화를 통한 WPAN용 이동단말기의 적용 가능성을 입증한다.

• 대한전자공학회논문지SD
• /
• 제44권6호
• /
• pp.19-27
• /
• 2007

본 논문에서는 공급전압 변화에 둔감한 Gbps급 저전력 LVDS I/O회로를 설계하였다. 제안된 LVDS I/O는 1.8 V, $0.18\;{\mu}m$ TSMC 공정을 이용하여 설계, 시뮬레이션 및 검증하였다. 설계된 LVDS I/O회로는 송신단과 수신단을 포함한다. 제안하는 송신단은 phase splitter와 SC-CMFB를 이용한 출력버퍼로 구성된다. phase splitter의 출력은 공급 전압이 변화하여도 $50{\pm}2%$의 duty cycle을 가지며 $180{\pm}0.2^{\circ}$의 위상차를 가진다. 출력 버퍼는 SC-CMFB를 이용하여 허용 가능한 $V_{CM}$ 전압 값인 $1.2{\pm}0.1V$을 유지하도록 설계하였다. $V_{OD}$전압 또한 허용범위에서 최소값인 250 mV를 갖도록 설계하여 저전력 동작이 가능하도록 구성하였다 수신단은 38 mV의 히스테리시스 전압값을 가지면서 DC옵셋 전압값이 $0.2{\pm}2.6 V$로 넓은 공통 모드전압 범위가 가능하도록 설계하였고 공급전압 변화에도 rail-to-rail로 복원할 수 있는 기능을 가지고 있다. 또한, 수신단은 1 GHz에서 38.9 dB의 높은 전압 이득을 갖도록 설계하였다.

• 대한전자공학회논문지SD
• /
• 제43권12호
• /
• pp.55-64
• /
• 2006

본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13um CMOS A/D 변환기(Analog-to-Digital Converts- ADC)를 제안한다. 제안하는 がU는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35um를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66dB, 81dB를 보여준다. 시제품 ADC의 칩 면적은 $3.3mm^2$이며 전력 소모는 2.5V 전원 전압에서 235mW이다.

• 대한전자공학회논문지TC
• /
• 제42권5호
• /
• pp.61-68
• /
• 2005

본 논문에서는 낮은 변환손실 특성의 94 GHz MIMIC(Millimeter-wave Monolithic Integrated Circuit) resistive 믹서를 설계 및 제작하였다. MIMIC resistive 믹서는 $0.1{\mu}m$ InGaAs/InAlAs/GaAs Metamorphic HEMT (High Electron Mobility Transistor)를 이용하여 설계 및 제작되었다. 제작된 MHEMT는 드레인 전류 밀도 665 mA/mm, 최대 전달컨덕턴스(Gm)는 691 mS/mm를 얻었으며, RF 특성으로 fT는 189 GHz, fmax는 334 GHz의 양호한 성능을 나타내었다. 94 GHz MIMIC 믹서의 개발을 위해 MHEMT의 비선형 모델과 CPW 라이브러리를 구축하였으며, 이를 이용하여 MIMIC 믹서를 설계하였다. 설계된 믹서는 본 연구에서 개발된 MHEMT MIMIC 공정을 이용해 제작되었다. 94 GHz MIMIC resistive 믹서의 측정결과 변환손실 특성은 94 GHz에서 8.2 dB의 양호한 특성을 나타내었으며, 입력 P1 dB는 9 dBm, 출력 P1 dB는 0 dBm의 결과를 얻었다. Resistive 믹서의 LO-IF 격리도는 94.03 GHz에서 15.6 dB의 측정 결과를 얻었다. 본 논문에서 설계 및 제작된 94 GHz MIMIC resistive 믹서는 기존의 W-band 대역 resistive 믹서와 비교하여 낮은 변환손실 특성을 나타내었다.

• 한국전자파학회논문지
• /
• 제17권7호
• /
• pp.694-705
• /
• 2006

본 논문은 Ku 위성 방송 대역에서 동작하는 선형 능동 위상 배열 안테나 시스템의 설계 및 실험에 관한 것으로, 안테나 시스템은 16개의 방사 능동 채널 및 16 채널 입력의 윌킨슨 전력 결합기 그리고 안정화 직류 전원 및 위상 제어 보드로 구성된다. 각 능동 채널 내에는 3-비트 디지털 위상 천이기가 존재하여 제어부로부터 위상을 제어 받아 전자적인 안테나 빔을 형성할 수 있다. 측정된 각 능동 채널간의 진폭 및 위상 편차는 각각 ${\pm}0.8dB$ 이하 및 ${\pm}15^{\circ}$ 이하였으며, 각 능동 채널의 잡음 지수는 동작 대역 내에서 1.2 dB 이하의 성능을 갖는다. 전체 안테나 시스템의 측정 성능은 동작 대역 내에서 23.07 dBi 이상의 안테나 이득과 - 11.17 dBc 이하의 사이드로브 레벨 그리고 정방향에서 -12.75 dBc 이하의 교차 편파 레벨을 보여 주었다. 또한, 능동 채널내 위상 제어를 통해 $10^{\circ},\;20^{\circ},\;30^{\circ}$의 빔 스캔 방사 패턴이 측정되었으며, 이때, 각각 1.1 dB, 2.5 dB, 3.6 dB의 빔 스캔 손실 성능을 보여 주었다.

• 대한전자공학회논문지SD
• /
• 제40권4호
• /
• pp.65-73
• /
• 2003

본 논문은 진동형 각속도 검출 센서로부터 각속도 신호를 검출하는 애널로그 신호처리 ASIC의 구현에 관한 것이다. 각속도 검출 센서의 출력은 구조적으로 콘덴서의 용량변화로 나타나므로 이를 검출하기 위하여 전하 증폭기를 이용하였으며, 센서의 구동에 필요한 자체발진회로는 각속도 검출 센서의 공진 특성을 이용한 정현파 발진회로로 구현하였다. 특히 센서의 제조 공정으로 인한 특성 변화나 온도 변화와 같은 외부 요인에 의한 자체발진특성의 열화를 방지하기 위하여 자동이득조절회로를 사용하였다. 진동형 각속도 검출 센서의 동작특성에 의하여 진폭변조 형태로 나타나는 각속도 신호를 검출하기 위하여 동기검파회로를 사용하였다. 동기검파회로에서는 반송파의 크기에 따라 검파신호의 크기가 달라지는 현상을 방지하기 위하여 스위칭 방식의 곱셈회로를 사용하였다. 설계된 칩은 0.5㎛ CMOS 공정으로 구현하였으며, 1.2㎜×1㎜의 칩 크기로 제작되었다. 실험 결과 3V의 전원전압에서 3.6mA의 전류를 소비하였으며, 칩과 각속도 센서를 결합한 정상동작상태에서 직류에서 50㎐까지 잡음 스펙트럼 밀도는 -95 dBrms/√㎐에서 -100 dBrms/√㎐ 사이에 존재하였다.

• 대한전자공학회논문지SD
• /
• 제43권4호
• /
• pp.8-15
• /
• 2006

본 논문에서는 70 nm InGaAs/InAlAs MHEMT와 DAML 기반의 하이브리드 링 결합기를 이용하여 낮은 변환 손실과 높은 격리도 특성을 갖는 94 GHz 단일 평형 혼합기를 개발하였다. 혼합기에 사용된 MHEMT는 607 mA/mm의 드레인 전류 밀도, 1015 mS/mm의 전달컨덕턴스, 330 GHz의 전류이득차단주파수, 425 GHz의 최대공진주파수 특성을 나타내었다. 제작된 하이브리드 링 결합기는 $85GHz{\sim}105GHz$의 범위에서 $3.57{\pm}0.22dB$의 커플링 손실과 $3.80{\pm}0.08dB$의 삽입 손실 특성을 나타내었다. 혼합기의 측정 결과, $93.65GHz{\sim}94.25GHz$의 범위에서 $2.5dB{\sim}2.8dB$의 변환 손실 특성과 -30 dB 이하의 격리도 특성을 얻었으며, 94 GHz의 중심주파수에서 6 dBm의 LO 전력을 인가하였을 때 2.5 dB의 최소 변환 손실 특성을 얻었다. 변환 손실 및 격리도 특성을 고려할 때, 본 논문에서 개발된 혼합기의 특성은 지금까지 보고된 GaAs 기반 HEMT소자들을 사용하는 94 GHz 대역용 혼합기 중에 가장 우수한 결과물이다.