• 마이크로전자및패키징학회지
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• 제14권4호
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• pp.63-69
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• 2007

Cu 비아를 이용한 MEMS 센서의 스택 패키지용 interconnection 공정을 연구하였다. Ag 페이스트 막을 유리기판에 형성하고 관통 비아 홀이 형성된 Si 기판을 접착시켜 Ag 페이스트 막을 Cu 비아 형성용 전기도금 씨앗층으로 사용하였다. Ag 전기도금 씨앗층에 직류전류 모드로 $20mA/cm^2$와 $30mA/cm^2$의 전류밀도를 인가하여 Cu 비아 filling을 함으로써 직경 $200{\mu}m$, 깊이 $350{\mu}m$인 도금결함이 없는 Cu 비아를 형성하는 것이 가능하였다. Cu 비아가 형성된 Si 기판에 Ti/Cu/Ti metallization 및 배선라인 형성공정, Au 패드 도금공정, Sn 솔더범프 전기도금 및 리플로우 공정을 순차적으로 진행함으로써 Cu 비아를 이용한 MEMS 센서의 스택 패키지용 interconnection 공정을 이룰 수 있었다.

• 센서학회지
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• 제21권1호
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• pp.34-38
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• 2012

We have developed a cost effective test socket for ball grid array(BGA) integrated circuit(IC) packages using BeCu metal sheet as a test probe. The BeCu furnishes the best combination of electrical conductivity and corrosion resistance. The probe of the test socket was designed with a BeCu cantilever. The cantilever was designed with a length of 450 ${\mu}m$, a width of 200 ${\mu}m$, a thickness of 10 ${\mu}m$, and a pitch of 650 ${\mu}m$ for $11{\times}11$ BGA. The fabrication of the test socket used techniques such as through-silicon-via filling, bonding silicon wafer and BeCu metal sheet with dry film resist(DFR). The test socket is applicable for BGA IC chip.

• 마이크로전자및패키징학회지
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• 제22권4호
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• pp.7-14
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• 2015

Research and application of three dimensional packaging technology in electronics have been increasing according to the trend of high density, high capacity and light weight in electronics. In this paper, TSV fabrication and research trend in three dimensional packaging are reported. Low alpha solder bumping which can solve the soft error problem in electronics is also introduced. In detail, this paper includes fabrication of TSV, functional layers deposition, Cu filling in TSV by electroplating using PPR (periodic pulse reverse) and 3 step PPR processes, and low alpha solder bumping on TSV by solder ball. TSV and low alpha solder bumping technologies need more studies and improvements, and the drawbacks of three dimensional packaging can be solved gradually through continuous attentions and researches.

• 청정기술
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• 제17권2호
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• pp.103-109
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• 2011

전기도금의 seed layer를 형성하는 무전해 동도금 공정의 throwing power (TP)와 두께 편차를 개선하기 위한 공정 최적화 방법을 제시하였다. 실험계획법 (DOE)을 이용하여 가능한 모든 공정 인자들 가운데 TP와 두께 편차에 가장 큰 영향을 미치는 주요 인자를 파악해 보았다. 균일성을 가진 via filling을 위해서는 도금액 내의 Cu 이온의 농도를 높여주고 도금 온도를 낮추어 주는 것이 바람직한 것으로 판단되었으며 이는 표면 반응성의 측면에서 설명되었다. Kinetic Monte Carlo (MC) 모사가 이를 시각화하기 위해 도입되었으며 실험에서 관찰된 현상을 정성적으로 무리 없이 설명할 수 있었다. 실험계획법을 이용한 체계적인 실험과 이를 뒷받침하는 이론적인 모사가 결합된 본 연구의 접근법은 관련 공정에서 유용하게 활용될 수 있을 것이다.

• 한국재료학회지
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• 제24권4호
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• pp.186-193
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• 2014

A thin Cu seed layer for electroplating has been employed for decades in the miniaturization and integration of printed circuit board (PCB), however many problems are still caused by the thin Cu seed layer, e.g., open circuit faults in PCB, dimple defects, low conductivity, and etc. Here, we studied the effect of heat treatment of the thin Cu seed layer on the deposition rate of electroplated Cu. We investigated the heat-treatment effect on the crystallite size, morphology, electrical properties, and electrodeposition thickness by X-ray diffraction (XRD), atomic force microscope (AFM), four point probe (FPP), and scanning electron microscope (SEM) measurements, respectively. The results showed that post heat treatment of the thin Cu seed layer could improve surface roughness as well as electrical conductivity. Moreover, the deposition rate of electroplated Cu was improved about 148% by heat treatment of the Cu seed layer, indicating that the enhanced electrical conductivity and surface roughness accelerated the formation of Cu nuclei during electroplating. We also confirmed that the electrodeposition rate in the via filling process was also accelerated by heat-treating the Cu seed layer.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
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• pp.252-255
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• 2004

반도체는 high integrated, high speed, low power를 위하여 design 뿐만 아니라 재료 측면에서도 많은 변화를 가져오고 있으며, RC delay time을 줄이기 위하여 Al 배선보다 비저항이 낮은 Cu와 low-k material 적용이 그 대표적인 예이다. 그러나, Cu 배선의 경우 dry etching이 어려우므로, 기존의 공정으로는 그 한계를 가지므로 damascene 또는 dual damascene 공정이 소개, 적용되고 있다. Damascene 공정은 절연막에 photo와 RIE 공정을 이용하여 trench를 형성시킨 후 electrochemical plating 공정을 이용하여 trench에 Cu를 filling 시킨다. 이후 CMP 공정을 이용하여 절연막 위의 Cu와 barrier material을 제거함으로서 Cu 배선을 형성하게 된다. Dual damascene 공정은 trench와 via를 동시에 형성시키는 기술로 현재 대부분의 Cu 배선 공정에 적용되고 있다. Cu CMP는 기존의 metal CMP와 마찬가지로 oxidizer를 이용한 Cu film의 화학반응과 연마 입자의 기계가공이 기본 메커니즘이다. Cu CMP에서 backside pressure 영향이 uniformity에 미치는 영향을 살펴보았으며, electrochemical plating 공정에서 발생하는 hump가 CMP 결과에 미치는 영향과 dishing 결과를 통하여 그 영향을 평가하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2009년도 춘계학술대회 논문집
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• pp.239-241
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• 2009

DRIE(Deep Ion Reactive Etching) 공정은 실리콘 웨이퍼를 식각하는 기술로서 Si wafer 비아 홀 제조에 주로 사용되고 있다. 즉, DRIE 공정은 식각 및 보호층 증착을 반복함으로써 직진성 식각을 가능하게 하는 공정이다. 또한, 3차원 적층 실장에서 Si wafer 비아 홀에 결함없이 효과적으로 구리 충진을 하기 위해서는 직각형 via보다 경사벽을 가진 via가 형상적으로 유리하다. 본 연구에서는 3차원 적층을 위한 Si wafer 비아 홀의 결함 없는 효과적인 구리 충진을 위해, DRIE 공정을 이용하여 기존의 경사벽을 가지는 via 흘 형성 공정보다 더욱 효과적인 공정을 개발하였다.

• Corrosion Science and Technology
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• 제18권2호
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• pp.39-48
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• 2019

The feasibility of using benzotriazole (BTAH) to inhibit pitting corrosion in the sprinkler copper tubes was investigated by filling the tubes with BTAH-water solution in 829 households at an eight-year-old apartment complex. The water leakage rate was reduced by approximately 90% following BTAH treatment during 161 days from the previous year. The leakage of one of the two sprinkler copper tubes was investigated with optical microscopy, scanning electron microscopy, energy dispersive spectroscopy, X-ray photoelectron spectroscopy, and X-ray diffraction analysis to determine the formation of Cu-BTA film inside the corrosion pits. All the inner components of the corrosion pits were coated with Cu-BTA films suggesting that BTAH molecules penetrated the corrosion products. The Cu-BTA film was about 2 nm in thickness at the bottom of a corrosion pit. A layer of CuCl and $Cu_2O$ phases lies under the Cu-BTA film. This complex structure effectively prevented the propagation of corrosion pits in the sprinkler copper tubes and reduced the water leakage.

• 마이크로전자및패키징학회지
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• 제16권3호
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• pp.19-24
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• 2009

3차원 패키지용 고종횡비 TSV(through-Si via)를 이용한 배선 공정에서 via 충진을 위한 대표적인 방법중의 하나가 via 내부에 $SiO_2$ 절연막을 형성한 다음 Sputtering법으로 접착/확산방지막 및 씨앗층을 형성하고 전해도금법으로 Cu를 충진하는 방법이다. 본 연구에서는 Cu 박막과 $SiO_2$ 절연막 사이에 reactive sputtering법으로 증착한 $TaN_x$ 박막의 조성에 따른 접착특성 및 확산방지막특성을 연구하였다. $TaN_x$ 박막의 질소함량에 따른 Cu 박막과 $SiO_2$ 절연막사이의 접착력을 $180^{\circ}$ peel test와 topple test를 이용하여 정량적으로 측정하였다. $TaN_x$ 박막 내 질소함량이 증가함에 따라 접착력은 더욱 증가하였는데, 이는 질소함량이 증가함에 따라 $TaN_x$ 박막과 $SiO_2$ 절연막사이의 계면에서 계면반응물의 생성이 증가하였기 때문으로 해석된다. 고온에서 열처리를 통하여 Cu에 대한 확산방지막으로서의 특성을 조사한 결과, $TaN_x$ 박막은 Ta 박막에 비하여 우수한 Cu에 대한 확산방지 특성을 보였으며 N/Ta성분비 1.4까지는 $TaN_x$ 박막내 질소함량의 증가에 따라 확산방지특성도 향상되었다.

• Korean Chemical Engineering Research
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• 제52권1호
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• pp.26-39
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• 2014

전자 소자의 구리 금속 배선은 전해 도금을 포함한 다마신 공정을 통해 형성한다. 본 총설에서는 배선 형성을 위한 구리 전해 도금 및 수퍼필링 메카니즘에 대해 다루고자 한다. 수퍼필링 기술은 전해 도금의 전해질에 포함된 유기 첨가제의 영향에 의한 결과이며, 이는 유기 첨가제의 표면 덮임율을 조절하여 웨이퍼 위에 형성된 패턴의 바닥 면에서의 전해 도금 속도를 선택적으로 높임으로써 가능하다. 소자의 집적도를 높이기 위해 금속 배선의 크기는 계속적으로 감소하여 현재 그 폭이 수십 nm 수준으로 줄어들었다. 이러한 배선 폭의 감소는 구리 배선의 전기적 특성 감소, 신뢰성의 저하, 그리고 수퍼필링의 어려움 등 여러 가지 문제를 야기하고 있다. 본 총설에서는 상기 기술한 문제점을 해결하기 위해 구리의 미세 구조 개선을 위한 첨가제의 개발, 펄스 및 펄스-리벌스 전해 도금의 적용, 고 신뢰성 배선 형성을 위한 구리 기반 합금의 수퍼필링, 그리고 수퍼필링 특성 향상에 관한 다양한 연구를 소개한다.