• 대한전자공학회논문지SD
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• 제40권12호
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• pp.1-9
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• 2003

본 논문에서는 cobalt interlayer와 TiN capping을 적용한 Ni-Silicide 구조를 제안하여 100 ㎜ CMOS 소자에 적용하고 소자 특성 연구를 하였다. Ni-Silicide의 취약한 열 안정성을 개선하기 위해 열 안정성이 우수한 Cobalt interlayer이용하여 silicide의 열화됨을 개선하였고 또한 silicide 계면의 uniformity를 향상하기 위해 TiN capping을 동시에 적용하였다. 100 ㎚ CMOS 소자에 제안한 Co/Ni/TiN 구조를 적용하여 700℃, 30분에서의 열처리 시에도 silicide의 낮은 면저항과 낮은 접합 누설 전류가 유지되었으며 100 ㎚이하 소자의 특성 변화도 거의 없음을 확인하였다. 따라서 제안한 Co/Ni/TiN 구조가 NiSi의 열 안정성을 개선시킴으로써 100 ㎚ 이하의 Nano CNOS 소자에 매우 적합한 Ni-Silicide 특성을 확보하였다.

• 한국표면공학회지
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• 제38권3호
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• pp.89-94
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• 2005

We investigate the reaction stability of cobalt and nickel with side-wall materials of $SiO_2\;and\;Si_3N_4$. We deposited 15nm-Co and 15nm-Ni on $SiO_2(200nm)/p-type$ Si(100) and $Si_3N_4(70 nm)/p-type$ Si(100). The samples were annealed at the temperatures of $700\~1100^{\circ}C$ for 40 seconds with a rapid thermal annealer. The sheet resistance, shape, and composition of the residual materials were investigated with a 4-points probe, a field emission scanning electron microscopy, and an AES depth profiling, respectively. Samples of annealed above $1000^{\circ}C$ showed the agglomeration of residual metals with maze shape and revealed extremely high sheet resistance. The Auger depth profiling showed that the $SiO_2$ substrates had no residual metallic scums after $H_2SO_4$ cleaning while $Si_3N_4$ substrates showed some metallic residuals. Therefore, the $SiO_2$ spacer may be appropriate than $Si_3N_4$ for newly proposed Co/Ni composite salicide process.

• Transactions on Electrical and Electronic Materials
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• 제10권6호
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• pp.189-192
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• 2009

The leakage current in a CMOS image sensor (CIS) can have various origins. Leakage current investigations have focused on such things as cobalt-salicide, source and drain scheme, and shallow trench isolation (STI) profile. However, there have been few papers examining the effects on leakage current of nitride stringers that are formed by gate sidewall etching. So this study reports the results of a series of experiments on the effects of a nitride stringer on real display images. Different step heights were fabricated during a STI chemical mechanical polishing process to form different nitride stringer sizes, arsenic and boron were implanted in each fabricated photodiode, and the doping density profiles were analyzed. Electrons that moved onto the silicon surface caused the dark leakage current, which in turn brought up the speckle defect on the display image in the CIS.

• 한국산학기술학회논문지
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• 제6권3호
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• pp.273-277
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• 2005

새로이 제안된 15nm-Ni/15nm-Co의 적층구조로부터 제조된 NiCo 복합실리사이드를 실제 디바이스에 채용하기 위해, $SiO_2$ 스페이서를 가진 폴리실리콘 게이트 선폭이 $0.25\~l.5um$까지 변화하는 테스트그룹을 이용하여 30초-RTA를 이용한 실리사이드화 온도를 $700^{\circ}C\~1100^{\circ}C$까지 변화시키면서 이때 cleaning전후의 잔류금속의 생성모습을 확인하였다. RTA온도가 올라갈수록 $SiO_2$로 구성된 필드와 스페이서 상부와, 실리사이드가 형성된 게이트 상부에 $0.25{\mu}m$정도의 단축직경을 가진 타원형 잔류금속이 미로형 또는 게이트 방향으로 생성되는 특징이 있었고 동시에 응집이 많아지는 현상이 있었다. 응집이 많을수록 하부 절연층과의 반응도가 증가하여 절연특성이 저하될 수 있었고 과도한 습식제거 공정을 오래하여야 하므로 실험범위 내에서 가급적 저온 실리사이드화 열처리가 바람직하였다.

• 한국재료학회지
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• 제17권2호
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• pp.73-80
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• 2007

For the sub-65 nm CMOS process, it is necessary to develop a new silicide material and an accompanying process that allows the silicide to maintain a low sheet resistance and to have an enhanced thermal stability, thus providing for a wider process window. In this study, we have evaluated the property and unit process compatibility of newly proposed composite silicides. We fabricated composite silicide layers on single crystal silicon from $10nm-Ni_{1-x}Co_x/single-crystalline-Si(100),\;10nm-Ni_{1-x}Co_x/poly-crystalline-\;Si(100)$ wafers (x=0.2, 0.5, and 0.8) with the purpose of mimicking the silicides on source and drain actives and gates. Both the film structures were prepared by thermal evaporation and silicidized by rapid thermal annealing (RTA) from $700^{\circ}C\;to\;1100^{\circ}C$ for 40 seconds. The sheet resistance, cross-sectional microstructure, surface composition, were investigated using a four-point probe, a field emission scanning probe microscope, a field ion beam, an X-ray diffractometer, and an Auger electron depth profi1ing spectroscopy, respectively. Finally, our newly proposed composite silicides had a stable resistance up to $1100^{\circ}C$ and maintained it below $20{\Omega}/Sg$., while the conventional NiSi was limited to $700^{\circ}C$. All our results imply that the composite silicide made from NiCo alloy films may be a possible candidate for 65 nm-CMOS devices.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2012년도 춘계학술발표대회
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• pp.83-83
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• 2012

금속 실리사이드는 낮은 비저항, 실리콘과의 좋은 호환성 등으로 배선 contact 물질로 널리 연구되고 있다. 특히 $CoSi_2$는 선폭의 축소와 관계없이 일정하고 낮은 비저항과 열적 안정성이 우수한 특성 등으로 배선 contact 물질로 활발히 연구되고 있다. 금속 실리사이드를 실리콘 평면기판에 형성시키는 방법으로는 열처리를 통한 금속박막과 실리콘 기판 사이에 확산작용을 이용한 SALICIDE (self-algined silicide) 기술이 대표적이며 CoSi2도 이와 같은 방법으로 형성할 수 있다. Co 박막을 증착하는 방법에는 물리적 기상증착법 (PVD)과 유기금속 화학 증착법 등이 보고되어있지만 최근 급격하게 진행 중인 소자구조의 나노화 및 고 단차화에 따라 기존의 증착 기술은 낮은 단차 피복성으로 인하여 한계에 부딪힐 것으로 예상되고 있다. ALD(atomic layer deposition)는 뛰어난 단차 피복성을 가지고 원자단위 두께조절이 용이하여 나노 영역에서의 증착 방법으로 지대한 관심을 받고 있다. 앞선 연구에서 본 연구진은 CoCp2 전구체과 $NH_3$ plasma를 사용하여 Plasma enhanced ALD (PE-ALD)를 이용한 고 순도 저 저항 Co 박막 증착 공정을 개발 하고 이를 SALICIDE 공정에 적용하여 $CoSi_2$ 형성 연구를 보고한 바 있다. 하지만 이 연구에서 PE-ALD Co 박막은 플라즈마 고유의 성질로 인하여 단차 피복성의 한계를 보였다. 이번 연구에서 본 연구진은 Co(AMD)2 전구체와 $NH_3$, $H_2$, $NH_3$ plasma를 반응 기체로 사용하여 Thermal ALD(Th-ALD) Co 및 PE-ALD Co 박막을 증착 하였다. 고 단차 Co 박막의 증착을 위하여 Th-ALD 공정에 초점을 맞추어 Co 박막의 특성을 분석하였으며, Th-ALD 및 PE-ALD 공정으로 증착된 Co 박막의 단차를 비교하였다. 연구 결과 Th-ALD Co 박막은 95% 이상의 높은 단차 피복성을 가져 PE-ALD Co 박막의 단차 피복성에 비해 크게 향상되었음을 확인하였다. 추가적으로, Th-ALD Co 박막에 고 단차 박막의 증착이 가능한 Th-ALD Ru을 capping layer로 이용하여 CoSi2 형성을 확인하였고, 기존의 PVD Ti capping layer와 비교하였다. 이번 연구에서 Co 박막 및 $CoSi_2$ 의 특성 분석을 위하여 X선 반사율 분석법 (XRR), X선 광전자 분광법 (XPS), X선 회절 분석법 (XRD), 주사 전자 현미경 (SEM), 주사 투과 전자 현미경 (STEM) 등을 사용하였다.

• 마이크로전자및패키징학회지
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• 제12권2호
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• pp.149-154
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• 2005

궁극적으로 게이트를 저저항 복합 실리사이드로 대체하는 가능성을 확인하기 위해 70 nm 두께의 폴리실리콘 위에 각 20nm의 Ni, Co를 열증착기로 적층순서를 달리하여 poly/Ni/Co, poly/Co/Ni구조를 만들었다. 쾌속열처리기를 이용하여 실리사이드화 열처리를 40초간 $700{\~}1100^{\circ}C$ 범위에서 실시하였다. 복합 실리사이드의 온도별 전기저항변화, 두께변화, 표면조도변화를 각각 사점전기저항측정기와 광발산주사전자현미경, 주사탐침현미경으로 확인하였다. 적층순서와 관계없이 폴리실리콘으로부터 제조된 복합실리사이드는 $800^{\circ}C$ 이상부터 급격한 고저항을 보이고, 두께도 급격히 얇아졌다. 두께의 감소는 기존의 단결정에서는 없던 현상으로 폴리실리콘의 두께가 한정된 경우 금속성분의 inversion 현상이 커서 폴리실리콘이 오히려 실리사이드 상부에 위치하여 제거되기 때문이라고 생각되었고 $1000^{\circ}C$ 이상에서는 실리사이드가 형성되지 못하였다. 이러한 결과는 나노급 두께의 게이트를 저저항 실리사이드로 만 들기 위해서는 inversion과 두께감소를 고려하여야 함을 의미하였다.