• 대한전자공학회논문지SD
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• 제40권6호
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• pp.408-420
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• 2003

이 논문에서는 1) 넓은 잠금 범위를 위한 이중 루프 동작과 2) 차세대 패키지 스큐 개선에 대한 전압 발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이, 두 가지 이점을 갖는 Delay Lock Loop(DLL)을 기술하였다. 이중 루프 동작은 차동 내부 루프 중 하나를 선택하기 위해 외부 클럭과 내부 클럭 사이의 초기 시간차에 대한 정보를 사용한다. 이를 이용하여 더 낮은 주파수로 DLL의 잠금 범위를 증가시킨다. 덧붙여서, 전압발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이의 결합은 패키지 공정 후에 온-오프 칩 변화로부터 발생하는 외부 클럭과 내부 클럭 사이에 스큐 제거를 해준다. 제안된 DLL은 0.16um 공정으로 제조되었고, 2.3v의 전원 공급과 42㎒ - 400㎒의 넓은 범위에서 동작한다. 측정된 결과는 43psec p-p 지터와 400㎒에서 52㎽를 소비하는 4.71psec 실효치(rms)지터를 보여준다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.37-42
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• 2007

클락 그리드 네트워크(Clock Grid Network)는 대부분의 고속 마이크로 프로세서에서 클락 스큐를 줄이기 위한 일반적인 방법이다. 본 논문은 클락 그리드의 모델링과 분석을 위해서 S-파라미터(Scattering Parameter)를 사용한 새로운 효과적인 방법을 제안한다. 또한, 그리드 사이즈와 와이어(wire) 폭이 그리드의 클락 스큐에 미치는 영향을 제시한다. 본 논문에서 클락 그리드의 상호 연결은 RC 수동소자에 의해서 모델화 되고, 제안된 방법의 결과는 Hspice의 시뮬레이션 결과와 비교해서 10 % 내의 오차를 보여준다.

• Journal of Information Display
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• 제12권1호
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• pp.61-67
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• 2011

A single-clock-driven shift register and a two-stage buffer are proposed, using p-type, low-temperature polycrystalline silicon thin-film transistors. To eliminate the clock skew problems and to reduce the burden of the interface, only one clock signal was adopted to the shift register circuit, without additional reference voltages. A two-stage, p-type buffer was proposed to drive the gate line load and shows a full-swing output without threshold voltage loss. The shift register and buffer were designed for the 3.31" WVGA ($800{\times}480$) LCD panel, and the fabricated circuits were verified via simulations and measurements.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 한국전자통신학회논문지
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• 제9권12호
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• pp.1345-1352
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• 2014

최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.733-736
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• 1999

In this Paper, Bit selectable and Bi-directional Interface Port is described, which can communicate data with the peripheral devices. Specially A description of the asynchronous design method is given to remove the clock skew phenomenon and the output asynchronous control method which finds the optimal clock and controls all the enable signal of the output pins at the same time is presented. Using this technique interface ports have delay time of less-than 0.5㎱.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.23-30
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• 2005

이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VISI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 이용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 $0.35-{\mu}m$ CMOS 공정으로 $1796{\mu}m\times654{\mu}m$ 면적을 가지며 동작 전압 2.3v에서 $75MHz\~550MHz$ lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.221-225
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• 2000

We designed asynchronous event logic library with 0.25$\mu\textrm{m}$ CMOS technology and interface chip for heterogeneous system with high-speed asynchronous FIFO operating at 1.6㎓. Optimized asynchronous standard cell layouts and Verilog models are designed for top-down design methodology. A method for mitigating a design bottleneck when it comes to tolerate clock skew is described. This communication scheme using clock control circuits, which is used for the free of synchronization failures, is analyzed and implemented. With clock control circuit and FIFO, high-speed communication between synchronous modules operating at different clock frequencies or with asynchronous modules is performed. The core size of implemented high-speed 32bit-interface chip for heterogeneous system is about 1.1mm ${\times}$ 1.1mm.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.47-54
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• 2000

713p 비동기 로직 회로 설계를 위한 라이브러리와 heterogeneous 시스템을 위한 인터페이스 회로를 0.25um CMOS 기술을 사용하여 설계하였다. 그리고 heterogeneous 시스템에는 1.6GHz로 동작을 하는 고속 비동기 FIFO 회로를 사용하였다. 또한 Tip-down ASIC 설계를 지원하기 위하여 비동기 기본 셀 레이아웃과 Verilog 모델들을 설계하였다. 본 논문에서는 클럭 skew에 관하여 병목현상을 줄일 수 있는 방법을 제사하였으며 클럭 제어 회로를 사용하여 동기식 회로에서 자주 발생하는 에러를 줄을 수 가 있다. 이와 같이 클럭 제어 회로와 FIFO (First-In First-Out)를 사용하여 다른 주파수로 동작하는 두개의 모듈간의 고속의 데이터 전송을 가능하게 하였으며, 32비트 인터페이스 칩의 코어 사이즈는 $1.1mm{\times}1.1mm$이다.

• 한국통신학회논문지
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• 제39C권3호
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• pp.264-274
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• 2014

수중음향 네트워크를 이용한 다양한 수중 어플리케이션에서 노드들은 서로 통신을 통하여 협업 또는 자율 독립적으로 동작하기 때문에 노드들 간 시간 동기화 문제는 중요한 이슈가 되고 있다. 또한, 수중 음향네트워크에서는 육상 네트워크에서와 달리 GPS 사용불가, 긴 전파지연, 해류에 의한 노드의 이동, 제한적 전력소비, 낮은 전송속도 등의 고유의 제약 사항이 있어 수중 노드들의 시간 동기화를 위해서는 이러한 제약 들이 반드시 고려된다. 본 논문에서는 수중음향 네트워크를 위해 보다 효율적인 시간 동기화 프로토콜 개발을 위해, 현재까지 개발되었던 수중 동기화 프로토콜의 특징을 비교 분석하여 현재 (state-of-the-art) 수중 음향 네트워크 동기화 연구 동향의 흐름을 정리한다.