• 대한전자공학회논문지SD
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• 제41권5호
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• pp.43-50
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• 2004

현재의 반도체 공정은 Deep Sub- Micmn (DSM)으로 발전하면서, 선폭이 줄어들고 구동 주파수가 높아지고 있다. 이로 인해 clock source로부터 clock을 필요로 하는 각 단자(sink)까지의 '지연시간의 최대 차'로 정의되어지는 clock skew가 회로의 속도 향상에 있어 중요 제약요소가 되고 있다. 또한 이를 얼마나 줄이느냐 하는 것은 동기식 회로 설계에 있어 중요한 문제가 되고 있다. 따라서 낮은 clock skew를 위한 배선 기술에 대해 많은 연구들이 이루어지고 있다. 본 논문에서는 clock skew를 줄이기 위한 방법으로서 새로운 Advanced clock Tree Generation(ACTG) 방법을 개발하였다. ACTG는 2단계의 계층적 routing을 통해 최적의 clock tree를 구성한다. 본 논문에서 제안하는 알고리즘을 C 언어로 프로그램하여 구현하 후 벤치마크 테스트 데이터에 대하여 실험한 결과, 주어진 skew 범위를 만족시키면서 지연 시간을 감소시키는 효과를 얻을 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.264-269
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• 2006

A $0.12GHz{\sim}1.4GHz$ DLL-based clock generator with the capability of multiplied four phase clock generation was designed using a 0.18um CMOS process. An adaptive bandwidth DLL with a regulated supply delay line was used for a multiphase clock generation and a low jitter. An extra phase detector (PD) in a reference DLL solves the problem of the initial VCDL delay and achieves a fast lock time. Twice multiplied four phase clocks were generated at the outputs of four edge combiners, where the timing alignment was achieved using a coarse lock signal and the 10 multiphase clocks with T/8 time difference. Those four clocks were combined one more time using a static XOR circuit. Therefore the four times multiplication was achieved. With a 1.8V supply, the rms jitter of 2.1ps and the peak-to-peak jitter of 14.4ps were measured at 1.25GHz output. The operating range is $0.12GHz{\sim}1.4GHz$. It consumes 57mW and occupies 450*325um2 of die area.

• 정보처리학회논문지C
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• 제11C권1호
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• pp.123-134
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• 2004

동기 망과 전송망에서의 동기클럭 성능은 망의 안정성 화보와 데이터 전송 보장 측면에서 중요한 요소이다. 그러므로 망을 설계할 때 동기망과 전송망의 동기클럭 성능을 분석하기 위하여 다양한 파라메타를 적용할 수 있고, 그리고 최상상태에서 최악상태까지 망에서 나타날 수 있는 여러 가지 입력레벨을 적용할 수 있는 시뮬레이터가 필요하다. 따라서 본 논문에서는 동기망과 전송망에서의 동기클럭 특성을 분석할 수 있는 SNCA와 TNCA를 개발하였고, 또한 개발된 시뮬레이터를 활용하여 다양한 원더생성, 노드 수, 클럭 상태 등의 입력조건에 따른 NEl, NE2, NE3 등 전송망과 DOTS1과 DOTS2 등 동기 망에서의 동기 클럭 특성과 최대 노드수 결과를 얻었다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.159-165
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• 2005

The proposed optical transmitter is composed of FF(flip flop) , PLL (phase locked loop), reference clock generator, serializer and LD driver 10x250 Mb/s data arrays are translated to the 2.5 Gb/s data signal by serializer. In this case, 1 data bus is allocated usually as a reference clock for synchronization. In this proposed optical transmitter, 125 MHz reference clock is generated from 10x250 Mb/s data arrays by reference clock generator. From this method. absent of reference clock bus is available and more data transmission become possible. To achieve high speed operation, the serializer circuit is designed as two stacks. For 10:1 serialization, 10 clocks that have 1/10 lambda differences is essential, so the VCO (voltage controlled oscillator) composed of 10 delay buffers is designed. PLL is for runing at 250 MHz, and dual PFD(phase frequency detector) is adopted for fast locking time. The optical transmitter is designed by using 0.35 um CMOS technology.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.93-97
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• 2007

본 논문에서는 위성 DMB용 Gap Filler의 TDM-CDM변환부를 위한 클럭 생성 방안을 제안하였다. 제안된 방식은 위성으로 부터 수신되는 Ku band(12.2GHz) 대역의 TDM신호에서 복조된 프레임 동기 신호를 기반으로 신호 변환 시스템의 클럭을 공급하는 VCXO(Voltage Controlled Crystal Oscillator)를 제어하여 신호 변환부의 클럭 및 데이터 동기를 제공한다. 기존의 일반적인 클럭 동기 방식과 같은 별도의 PLL을 구성할 필요 없이 Gap Filler의 디지털 신호 변환부에 사용되는 FPGA내부에 간단히 구현될 수 있으며, 주파수 오차범위를 측정 제어할 수 있는 기능을 포함하고 있어 안정도가 높은 OCXO(Oven Controlled Crystal Oscillator)를 사용할 경우 RF부에 필요한 LO( Local Oscillator)를 위한 기준 클럭으로 사용될 수 있다.

• 한국통신학회논문지
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• 제32권6B호
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• pp.305-315
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• 2007

본 논문에서는 차세대 광전송망의 전송노드와 DOTS에 대해 실제 측정한 클럭잡음 데이터를 기반으로 광전송망 내에서 동기클럭이 정상상태에 있을 때 성능을 분석하고, 이 때 구성가능한 최대 망노드 수준을 제시하였다.

• ETRI Journal
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• 제36권2호
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• pp.321-324
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• 2014

This letter describes a two-phase clock oxide thin-film transistor shift register that executes a robust operation over a wide threshold voltage range and clock coupling noises. The proposed circuit employs an additional Q generation block to avoid the clock coupling noise effects. A SMART-SPICE simulation shows that the stable shift register operation is established for the clock coupling noises and the threshold voltage variation from -4 V to 5 V at a line time of $5{\mu}s$. The magnitude of coupling noises on the Q(15) node and Qb(15) node of the 15th stage is respectively -12.6 dB and -26.1 dB at 100 kHz in the proposed circuit, compared to 6.8 dB and 10.9 dB in a conventional one. In addition, the estimated power consumption is 1.74 mW for the proposed 16-stage shift registers at $V_{TH}=-1.56V$, compared to 11.5 mW for the conventional circuits.

• Journal of Positioning, Navigation, and Timing
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• 제5권3호
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• pp.157-163
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• 2016

Clocks for time synchronization using radio signals such as global navigation satellite system (GNSS) may lose reference signals by intentional or unintentional jamming. This is called as holdover. When holdover occurs, a clock goes into free run in which synchronization performance is degraded considerably. In order to maintain the required precise time synchronization during holdover, accurate estimation on main parameters such as frequency offset and frequency drift is needed. It is necessary to implement an optimum filter through various simulation tests by creating clock noise in accordance with given specifications in order to estimate the main parameters accurately. In this paper, a method that creates clock noise in accordance with given specifications is described.

• 전기전자학회논문지
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• 제15권2호
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• pp.129-133
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• 2011

A spread spectrum clock generation is an efficient way to reduce electro-magnetic interference (EMI) radiation in modern mixed signal chip systems. The proposed circuit generates the spread spectrum clock by directly injecting the modulation voltage into the voltage-controlled oscillator (VCO) current source for SATA II. The resulting 33KHz modulation profile has a Hersey-Kiss shape with a rounded peak. The chip has been fabricated using $0.18{\mu}m$ CMOS process and test results show that the proposed circuit achieves 0.509% (5090ppm) down spreading at 1.5GHz and peak power reduction of 10dB. The active chip area is 0.36mm ${\times}$ 0.49mm and the chip consumes 30mW power at 1.5GHz.

• 한국정보통신학회논문지
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• 제10권9호
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• pp.1633-1640
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• 2006

수용 가능한 수준의 성능을 동시에 전달하고 분배하는 동안의 소비 전력을 줄이는 문제는 고성능 시스템의 설계분야에서는 더욱 더 결정 적 인 관심사로 받아지고 있다. 본 논문에서는 전력분배의 문제를 클럭 신호 발생과 분배의 관점에서 제시하고자 한다. 우리는 클럭 신호의 전력 효율성과 다른 응용제품 이외에도 무선통신의 회로에서도 찾아 검증하였다.