• 한국컴퓨터정보학회논문지
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• 제17권4호
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• pp.1-9
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• 2012

고령화 사회에 진입하면서, 고령자 사고 중 낙상이 차지하는 비율은 연령의 증가에 따라 높아지고 있는 실정이다. 본 연구에서는 고령자의 인체 활동 중 에너지 소비 추정 및 낙상의 유무를 판별하기 위하여 단일 칩으로 구성된 3축 가속도 센서와 다채널을 고려한 2.4GHz대역의 RF 칩을 이용하여 설계하였다. 제안하는 시스템은 인체 활동을 측정할 수 있는 신호 측정부와 RF통신부로 구성되어 있으며, 인체 활동 측정부는 인체 활동 중 소비된 에너지를 추정하고 고령자의 낙상 상태를 파악하기 위한 것으로 3축 가속도 센서를 활용하여 센서의 신호를 분석함으로써 인체 활동 및 낙상의 유무를 판별한다. RF통신부는 nRF24L01p로 구현하고, 프로세서는 저전력 8bit 마이크로 컨트롤러인 ATmega88로 구성한다. 에너지 소비를 추정한 결과 트레드밀과 비교시 제안하는 시스템과 7.8%의 오차를 보여 인체 활동 중 에너지 소비를 추정할 수 있는 가능성을 제시하였다. 인체활동과 낙상 검출을 위한 모니터링은 신호 벡터크기(Signal Vector Magnituge, SVM) 및 신호 크기 범위(Signal Magnitude Area, SMA)의 임계값으로 판별하며 무구속적 측정에 의한 판단이 가능하도록 구성하였다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.47-52
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• 2006

본 논문에서는 130nm 이하의 초미세 공정을 위한 저전력 32비트$\times$32비트 곱셈기를 제안한다. 공정이 미세화 되어감에 따라 누설 전류에 의한 정적 전력이 급격하게 증가하여 동적 전력에 비해 무시하지 못할 수준에까지 이르게 된다. 최근 들어 동적 전력과 정적 전력을 동시에 줄일 수 있는 방법으로 MTCMOS에 기반하는 전원 차단 방법이 널리 쓰이고 있지만, 대규모 블록의 전원이 복귀될 때 심각한 전원 잡음이 발생하는 단점이 있다. 따라서 제안하는 곱셈기는 파이프라인 스테이지를 따라 순차적으로 전원을 차단하고 복귀함으로 전원 잡음을 완화시킨다. $0.35{\mu}m$ 공정에서 칩 제작 후 측정하고 130nm 및 90m 공정에서 게이트-트랜지션 수준 모의실험을 실시한 결과 유휴 상태에서의 전력 소모는 $0.35{\mu}m$, 130nm 및 90nm 공정에서 각각 $66{\mu}W,\;13{\mu}W,\;6{\mu}W$이었으며 동작 시 전력 소모의 $0.04\sim0.08%$에 불과하였다. 기존의 클록 게이팅 기법은 공정이 미세화되어감에 따라 전력 감소 효율이 떨어지지만 제안하는 곱셈기에서는 이러한 문제점이 발생하지 않았다.

• 한국광학회지
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• 제6권3호
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• pp.188-200
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• 1995

파장 13nm의 연 X-선을 사용하여 초고밀도 반도체 칩을 네작할 수 있는 고분해능의 투사 결상용 2-반사경계(배율=1)을 설계하였다. 등배율(1:1)의 광학계는 holosymmetric system으로 구성하였을 때 코마와 왜곡수차가 완전히 제거되는 이점을 갖는다. 2-반사경 holosymmetric system에서 추가적으로 구면수차를 제거하기 위해 두 반사경을 동일한 포물면으로 만들고 두 반사경 사이 거리를 조절하여 비점수차와 Petzval 합이 상쇄되게 함으로써 상면만곡 수차를 보정하였다. 이렇게 구한 aplanat flat-field 포물면 2-반사경 holosymmetric system은 크기가 작고 광축회전대칭의 간단한 구조를 가지면 중앙부 차폐가 아주 작다는 특징을 갖고 있다. 이 반사경계에 대해 잔류 수차, spot diagrams, 회절효과가 고려된 NTF의 분석 등을 통해 연 X-선 리소그라피용 투사 광학계로서의 성능이 조사된 결과, $0.25\mum$및. $0.18\mum$의 해상도가 얻어지는 상의 최대 크기가 각각 4.0mm, 2.5mm로 구해졌고 초점심도는 각각 $2.5.\mu$m, $2.4.\mum$로 얻어졌다. 그러므로 이 반사경계는 256Mega DRAM 및 1Giga DRAM의 반도체 칩 제작의 연구에 응용될 수 있다.

• 마이크로전자및패키징학회지
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• 제19권2호
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• pp.7-15
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• 2012

최근 모바일 기기에 적용되는 반도체 패키지는 초소형, 초박형 및 다기능을 요구하고 있기 때문에 다양한 실리콘 칩들이 다층으로 수직 적층된 패키지의 개발이 필요하다. 패키지 및 실리콘 칩의 두께가 계속 얇아지면서 휨 현상, 크랙 및 여러 다른 형태의 파괴가 발생될 가능성이 많다. 이러한 문제는 패키지 재료들의 열팽창계수의 차 및 패키지의 구조적인 설계로 인하여 발생된다. 본 연구에서는 4층으로 적층된 FBGA 패키지의 휨 현상 및 응력을 수치해석을 통하여 상온과 리플로우 온도 조건에서 각각 분석하였다. 상온에서 가장 적은 휨을 보여준 경우가 리플로우 공정 조건에서는 오히려 가장 큰 휨을 보여 주고 있다. 본 연구의 물성 조건에서 패키지의 휨에 가장 큰 영향을 미치는 인자는 EMC의 열팽창계수, EMC의 탄성계수, 다이의 두께, PCB의 열팽창계수 순이었다. 휨을 최소화하기 위하여 패키지 재료들의 물성들을 RMS 기법으로 최적화한 결과 패키지의 휨을 약 $28{\mu}m$ 감소시킬 수 있었다. 다이의 두께가 얇아지게 되면 다이의 최대 응력은 증가한다. 특히 최상부에 위치한 다이의 끝 부분에서 응력이 급격히 증가하기 시작한다. 이러한 응력의 급격한 변화 및 응력 집중은 실리콘 다이의 파괴를 유발시킬 가능성이 많다. 따라서 다이의 두께가 얇아질수록 적절한 재료의 선택 및 구조 설계가 중요함을 알 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.444-447
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• 2011

본 논문에서는 H.264/AVC 복호기의 병렬 역변환 구조와 공통연산기 구조를 갖는 역양자화 구조를 제안한다. 제안하는 역양자화 구조는 하나의 공통 연산기를 사용함으로써 하드웨어 면적 및 계산 복잡도가 감소한다. 역변환 구조는 1개의 수평 DCT 연산기와 4개의 수직 DCT 연산기를 갖는 병렬구조를 적용하여 역변환 과정을 수행하는데 4 사이클이 소요된다. 또한 역변환 및 역양자화 구조에 2단 파이프라인 구조를 적용하여 1개의 $4{\times}4$ 블록을 처리하는데 5 사이클이 소요되어 수행 사이클 수를 감소시킨다. 제안하는 역변환 및 역양자화 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 ASIC 칩으로 설계한 결과 13MHz의 동작 주파수에서 게이트 수는 14.3K이고 제안한 역양자화 구조의 면적은 기존 구조 대비 39.6% 감소되었고, 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 49.09% 향상되었다.

• 한국정보통신학회논문지
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• 제21권2호
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• pp.345-352
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• 2017

본 논문에서는 전원전압 1V에서 동작하는 산소 및 과산화수소 기반의 혈당전류를 측정할 수 있는 통합형 정전압분극장치를 설계하고 제작하였다. 정전압분극장치는 저전압 OTA, 캐스코드 전류거울 그리고 모드 선택회로로 구성되어 있다. 정전압분극장치는 산소 및 과산화수소 기반에서 혈당의 화학반응으로 발생하는 전류를 측정할 수 있다. OTA의 PMOS 차동 입력단의 바디에는 순방향전압을 인가하여 문턱전압을 낮추어 낮은 전원전압이 가능하도록 하였다. 또한 채널길이변조효과로 인한 전류의 오차를 줄이기 위해 캐스코드 전류거울이 사용되었다. 제안한 저전압 정전압분극장치는 Cadence SPECTRE를 이용하여 설계하였으며, 매그나칩 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 회로의 크기는 $110{\mu}m{\times}60{\mu}m$이다. 전원전압 1.0V에서 소모전류는 최대 $46{\mu}A$이다. 페리시안화칼륨($K_3Fe(CN)_6$)을 사용하여 제작된 정전압분극장치의 성능을 확인하였다.

• 센서학회지
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• 제6권5호
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• pp.385-391
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• 1997

본 연구의 목적은 성토시공관리응 방사성 동위원소 이용계기의 회로개발에 있다. 본 연구에서 제작한 계기는 국내 원자력법에서 제한하는 세기 이하의 밀봉선원을 사용하며, 감마선과 열중성자 검출회로, 고전압 공급장치 그리고 마이크로프로세서 등으로 구성하였다. 성토의 밀도측정에 충분한 계측수를 얻기 위하여 감마선 검출 5회로, 열중성자 검출 2회로로 구성하였다. 감마선의 검출은 G-M 검출기의 전기적 특성상 검출회로가 간단하므로 파형정형회로만 거쳐 계수된다. 그러나 He-3 검출기에서 발생하는 열중성자 신호펄스는 대단히 작기 때문에 최대 50 [dB]까지 증폭하고 창비교기(window comparator)를 거쳐 원하는 신호만 계수할 수 있도록 하였다. 모든 회로는 자연 방사선과 잡음에 의한 영향을 최소화하기 위하여 정전차폐하였으며, 계수관에 인가하는 고전압의 리플 진폭과 주파수를 고려하여 펄스 계수시에 리플 성분에 의한 펄스수는 제거하였다. 방사선의 계수 및 연산처리에는 원칩 마이크로프로세서를 이용하였으며, 계측결과는 메모리장치에 저장되고 PC와의 통신도 가능하다. 시제작한 RI계기의 검출성능을 평가한 결과 성토의 밀도측정에 충분한 계측수를 얻을 수 있음이 확인되었다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.64-71
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• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

• 한국터널지하공간학회 논문집
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• 제21권1호
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• pp.127-136
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• 2019

TBM 터널공사 시 스크류컨베이어의 배토 거동에 대한 이해는 굴진율 향상을 위한 중요한 요소이다. 본 연구에서는 지반에서 디스크 커터에 의해 생성되는 암반칩의 형상에 따라 스크류컨베이어 내부에서의 이동 및 배토 거동에 대한 연구를 수행하였다. 입자기반의 DEM 수치해석기법을 이용하여, 6가지의 대표적인 모양에 대한 암반칩을 클러스터로 형성하였다. 또한, 실제 스크류컨베이어의 3D 축소모델을 형성한 후, 다른 모양의 암반칩의 시간당 배토량을 측정 하였다. 시뮬레이션 결과, 스크류컨베이어의 경사각이 $0^{\circ}$일 때, 동일한 암반에서 암반칩의 형상과 부피와 상관없이 10 RPM 속도에서의 스크류컨베이어 배토량은 스크류컨베이어 최대 배토량의 약 20%로 나타났다(표준편차: 1.3%). 본 연구 결과는 암반용 TBM 설계 및 암반에서의 TBM 굴착 시 스크류컨베이어 운용에 참고할 수 있는 자료로 사용될 수 있을 것으로 예상된다.

• 마이크로전자및패키징학회지
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• 제28권2호
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• pp.71-79
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• 2021

본 연구에서는 고온 대응 EV (Electric Vehicle) 전력반도체 칩 접합용 Sn-Ni 페이스트의 제조 및 특성 평가 연구가 수행되었다. Sn-Ni 페이스트의 Sn과 Ni 함량에 따른 TLPS (Transient Liquid Phase Sintering) 접합부 미세 조직 변화 관찰 결과, Sn-20Ni (in wt.%)의 경우에는 Ni 분말의 부족, 그리고 Sn-50Ni의 경우에는 Ni 분말의 과다 포함에 따른 Ni 뭉침 현상이 관찰되었다. Sn-30Ni과 Sn-40Ni의 경우에는 TLPS 접합 공정 후 상대적으로 치밀한 접합부 단면 미세 구조 조직을 가짐을 확인하였다. TLPS 접합 공정 후 접합부 시편의 DSC 열 분석 결과로부터 TLPS 접합 공정 반응 동안 Sn과 Ni의 충분한 반응이 일어남을 확인하였으며, 접합 공정 후 접합부에는 Sn이 남아 있지 않음을 확인하였다. 추가적으로 공정 온도 변화에 따른 Sn-30Ni TLPS 접합부의 계면반응 및 기계적 강도 시험이 수행되었다. TLPS 접합 공정 후 접합부는 Ni-Sn 금속간화합물과 반응하고 남은 Ni 분말들로 구성되었으며, 접합 온도가 증가함에 따라 접합부 칩 전단강도는 증가하였다. 솔더링 온도와 유사한 270 ℃의 접합 온도에서 30분 동안의 TLPS 접합 공정 수행 후 약 30 MPa의 높은 칩 전단 강도 값을 얻었다.