• 제목/요약/키워드: Channel doping

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가우스분포를 이용한 이중게이트 MOSFET의 드레인유기장벽감소 분석 (Analysis of Drain Induced Barrier Lowering for Double Gate MOSFET Using Gaussian Distribution)

  • 정학기
    • 한국정보통신학회논문지
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    • 제16권2호
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    • pp.325-330
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    • 2012
  • 본 연구에서는 차세대 나노소자인 이중게이트(Double gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하였다. 포아송방정식을 풀어 전위분포에 대한 분석학적 해를 구할 때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 크기, 도핑강도 등에 대하여 드레인유기장벽감소의 변화를 관찰하고자 한다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으므로 본 연구에서는 이 모델을 이용하여 드레인유기장벽감소에 대하여 분석한 결과 드레인유기장벽감소 현상은 채널의 구조 및 도핑강도에 따라 매우 급격히 변화하는 것을 알 수 있었다.

채널 영역의 불균일 농도를 고려한 MOSFET 문턱전압 모델 (Threshold Voltage Model of the MOSFET for Non-Uniform Doped Channel)

  • 조명석
    • 대한전기학회논문지:전기물성ㆍ응용부문C
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    • 제51권11호
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    • pp.517-525
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    • 2002
  • The channel region of seep-sub-micrometer MOSFET is non-uniformly doped with pocket implant. Therefore, the advanced threshold voltage model is needed to account for the Short-Channel Effect and Reverse-Short-Channel Effect due to the non-uniform doping concentration in the channel region. In this paper, A scalable analytical model for the MOSFET threshold voltage is developed. The developed model is verified with MEDICI and TSUPREM simulator.

나노 스케일 SOI MOSFET를 위한 소자설계 가이드라인 (Device Design Guideline for Nano-scale SOI MOSFETs)

  • 이재기;유종근;박종태
    • 대한전자공학회논문지SD
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    • 제39권7호
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    • pp.1-6
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    • 2002
  • 본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

The Effects of Doping Hafnium on Device Characteristics of $SnO_2$ Thin-film Transistors

  • 신새영;문연건;김웅선;박종완
    • 한국진공학회:학술대회논문집
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    • 한국진공학회 2011년도 제40회 동계학술대회 초록집
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    • pp.199-199
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    • 2011
  • Recently, Thin film transistors (TFTs) with amorphous oxide semiconductors (AOSs) can offer an important aspect for next generation displays with high mobility. Several oxide semiconductor such as ZnO, $SnO_2$ and InGaZnO have been extensively researched. Especially, as a well-known binary metal oxide, tin oxide ($SnO_2$), usually acts as n-type semiconductor with a wide band gap of 3.6eV. Over the past several decades intensive research activities have been conducted on $SnO_2$ in the bulk, thin film and nanostructure forms due to its interesting electrical properties making it a promising material for applications in solar cells, flat panel displays, and light emitting devices. But, its application to the active channel of TFTs have been limited due to the difficulties in controlling the electron density and n-type of operation with depletion mode. In this study, we fabricated staggered bottom-gate structure $SnO_2$-TFTs and patterned channel layer used a shadow mask. Then we compare to the performance intrinsic $SnO_2$-TFTs and doping hafnium $SnO_2$-TFTs. As a result, we suggest that can be control the defect formation of $SnO_2$-TFTs by doping hafnium. The hafnium element into the $SnO_2$ thin-films maybe acts to control the carrier concentration by suppressing carrier generation via oxygen vacancy formation. Furthermore, it can be also control the mobility. And bias stability of $SnO_2$-TFTs is improvement using doping hafnium. Enhancement of device stability was attributed to the reduced defect in channel layer or interface. In order to verify this effect, we employed to measure activation energy that can be explained by the thermal activation process of the subthreshold drain current.

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소스 영역으로 오버랩된 TFET의 Channel 도핑 변화 특성 (Channel Doping Effect at Source-Overlapped Gate Tunnel Field-Effect Transistor)

  • 이주찬;안태준;유윤섭
    • 한국정보통신학회:학술대회논문집
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    • 한국정보통신학회 2017년도 춘계학술대회
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    • pp.527-528
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    • 2017
  • 터널 전계 효과 트랜지스터(tunnel field effect transistor; TFET)의 게이트를 소스 영역으로 오버랩 시킨 구조에서 가우시안으로 P형 도핑한 경우의 전류특성을 조사했다. 제안된 구조는 채널을 P형 도핑하여 험프를 제거하고 가우시안 도핑하여 드레인 벌크영역에서 나타나는 역방향성(ambipolar) 전류를 최소화시켰다. 소스-채널-드레인을 P-P-N으로 구성된 TFET의 구동전류는 P-I-N TFET와 동일하나 문턱전압 이하 기울기(Subthreshold Swing; SS)에서 5배 높은 효율이 관찰되었으며 차단전류는 가우시안 도핑 결과가 일정한 도핑에 비해 약 10배 감소하였고, 역방향성 전류는 100배 감소하였다.

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누설전류 감소 및 Subthreshold Slope 향상을 위한 Tunneling FET 소자 최적화 (Optimization of Tunneling FET with Suppression of Leakage Current and Improvement of Subthreshold Slope)

  • 윤현경;이재훈;이호성;박종태
    • 한국정보통신학회:학술대회논문집
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    • 한국정보통신학회 2013년도 추계학술대회
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    • pp.713-716
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    • 2013
  • 전체 채널 길이는 같지만 드레인과 게이트사이의 진성영역 길이(Lin), 드레인 및 소스의 불순물 농도, 유전율, 유전체 두께가 다른 N-채널 Tunneling FET의 특성을 비교 분석하였다. 사용된 소자는 SOI 구조의 N-채널 Tunneling FET이다. 진성영역 길이는 30~70nm, 드레인 dose 농도는 $2{\times}10^{12}cm^{-2}{\sim}2{\times}10^{15}cm^{-2}$, 소스 dose 농도는 $1{\times}10^{14}cm^{-2}{\sim}3{\times}10^{15}cm^{-2}$, 유전율은 3.9~29이고, 유전체 두께는 3~9nm이다. 소자 성능 지수는 Subthreshold slope(S-slope), On/off 전류비, 누설전류이다. 시뮬레이션 결과 진성영역 길이가 길며 드레인 농도가 낮을수록 누설전류가 감소한 것을 알 수 있었다. S-slope은 소스의 불순물 농도와 유전율이 높으며 유전체 두께는 얇을수록 작은 것을 알 수 있었다. 누설전류와 S-slope을 고려하면 N-채널 TFET 소자 설계 시 진성영역 폭이 넓으며 드레인의 불순물 농도는 낮고, 소스 농도와 유전율이 높으며 유전체 두께는 얇게 하는 것이 바람직하다.

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도핑효과에 의한 L-shaped 터널링 전계효과 트랜지스터의 영향에 대한 연구 (Investigation on the Doping Effects on L-shaped Tunneling Field Effect transistors(L-shaped TFETs))

  • 심언성;안태준;유윤섭
    • 한국정보통신학회:학술대회논문집
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    • 한국정보통신학회 2016년도 춘계학술대회
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    • pp.450-452
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    • 2016
  • 2차원 TCAD 시뮬레이션을 이용하여 L-shaped 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor; TFET)의 도핑농도에 따른 효과를 조사했다. 소스 도핑이 $10^{20}cm^{-3}$ 이상에서 subthreshold swing (SS)이 가장 낮고, 드레인 도핑농도는 $10^{18}cm^{-3}$이하로 하는 것이 음전압에 생기는 누설전류를 막을 수 있다.

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Reverse annealing of boron doped polycrystalline silicon

  • Hong, Won-Eui;Ro, Jae-Sang
    • 한국진공학회:학술대회논문집
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    • 한국진공학회 2009년도 제38회 동계학술대회 초록집
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    • pp.140-140
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    • 2010
  • Non-mass analyzed ion shower doping (ISD) technique with a bucket-type ion source or mass-analyzed ion implantation with a ribbon beam-type has been used for source/drain doping, for LDD (lightly-doped-drain) formation, and for channel doping in fabrication of low-temperature poly-Si thin-film transistors (LTPS-TFT's). We reported an abnormal activation behavior in boron doped poly-Si where reverse annealing, the loss of electrically active boron concentration, was found in the temperature ranges between $400^{\circ}C$ and $650^{\circ}C$ using isochronal furnace annealing. We also reported reverse annealing behavior of sequential lateral solidification (SLS) poly-Si using isothermal rapid thermal annealing (RTA). We report here the importance of implantation conditions on the dopant activation. Through-doping conditions with higher energies and doses were intentionally chosen to understand reverse annealing behavior. We observed that the implantation condition plays a critical role on dopant activation. We found a certain implantation condition with which the sheet resistance is not changed at all upon activation annealing.

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Fabrication of excimer laser annealed poly-si thin film transistor by using an elevated temperature ion shower doping

  • Park, Seung-Chul;Jeon, Duk-Young
    • E2M - 전기 전자와 첨단 소재
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    • 제11권11호
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    • pp.22-27
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    • 1998
  • We have investigated the effect of an ion shower doping of the laser annealed poly-Si films at an elevated substrate temperatures. The substrate temperature was varied from room temperature to 300$^{\circ}C$ when the poly-Si film was doped with phosphorus by a non-mass-separated ion shower. Optical, structural, and electrical characterizations have been performed in order to study the effect of the ion showering doping. The sheet resistance of the doped poly-Si films was decreased from7${\times}$106 $\Omega$/$\square$ to 700 $\Omega$/$\square$ when the substrate temperature was increased from room temperature to 300$^{\circ}C$. This low sheet resistance is due to the fact that the doped film doesn't become amorphous but remains in the polycrystalline phase. The mildly elevated substrate temperature appears to reduce ion damages incurred in poly-Si films during ion-shower doping. Using the ion-shower doping at 250$^{\circ}C$, the field effect mobility of 120 $\textrm{cm}^2$/(v$.$s) has been obtained for the n-channel poly-Si TFTs.

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