• 전기전자학회논문지
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• 제14권1호
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• pp.65-74
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• 2010

최근 TV 방송의 새로운 시장인 DTV 시장이 넓어지면서 DTV 튜너에 대한 요구도 많아지고 있다. DTV 튜너를 설계하는 데에는 많은 어려운 부분이 있지만, 가장 어려운 부분 중에 하나가 주파수합성기이다. 본 논문에서는 DTV 튜너를 위한 주파수합성기 회로를 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 설계한 주파수합성기는 DTV(ATSC)의 주파수 대역(54~806MHz)을 만족한다. 하나의 VCO를 사용하여 광대역을 만족시킬 수 있는 구조를 제안하고, LO pulling 효과를 최소화 하기위하여 1.6~3.6GHz 대역에서 동작하도록 설계하였다. 또한 고주파 대역과 저주파 대역에서의 VCO 이득의 차이와 주파수 간격의 변화를 줄여 안정적인 광대역 특성을 구현하였다. 모의실험 결과, 설계한 VCO의 이득은 59~94MHz(${\pm}$17.7MHz/V,${\pm}$23%)이고, 주파수 간격은 26~42.5MHz (${\pm}$8.25MHz/V,${\pm}$24%)이며, tuning range는 76.9%이다. 설계된 주파수합성기의 위상잡음은 100kHz offset에서 -106dBc/Hz이고, 고착시간은 약 $10{\mu}s$ 정도이다. 설계된 회로는 1.8V 전원전압에서 20~23mA의 전류를 소모하며 칩 면적은 PAD를 포함하여 2.0mm${\times}$1.8mm이다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.40-49
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• 2008

Mobile-DTV 응용을 위한 분수형 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 측정 결과 800MHz-1.67GHz 대역에서 동작이 가능한 것을 확인하였다. VCO 이득 곡선의 선형 특성을 개선하기 위해서 버렉터 바이어스 기법을 사용하였고, 개수를 2개로 최소화 하였다. 추가적으로 버렉터 스위칭 기법을 사용해서 VCO 이득 저하 특성을 개선하였다. 또한, VCO 주파수 교정 블록을 사용해서 VCO 이득 저하를 개선하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. 분수형 주파수 분주비를 위한 시그마-델타 변조기의 설계 시 통합 모의실험 기법(co-simulation method)을 적용해서 설계의 정확성과 효율성을 향상시켰다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. 주파수 합성기의 전체 소모 전력은 1.8V 전원 전압에서 18mW이고, VCO의 주파수 영역은 최대 주파수의 약 52.1%가 되는 것을 확인하였다. 또한 VCO의 위상 잡음은 1GHz, 1.5GHz, 2GHz 출력 주파수에서 1MHz 오프셋에서 -100dBc/Hz 이하의 잡음 특성을 확인하였다.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.598-609
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• 2003

본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진 회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16mW의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.845-848
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• 2005

This paper describes a 4.224GHz CMOS charge pump PLL for Mode 1 MB-OFDM UWB hopping carrier generation. It includes a qudrature VCO of which the frequency range is from 3.98GHz to 4.47GHz(@ 0.4 to 1.5 V), a divider, a PFD, a loop filter, a charge pump, and a lock detector. Designed in a 0.18um CMOS technology, the PLL draws 6.6mA from a 1.8V supply. The phase noise of the designed VCO is -133dBc/Hz@3MHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1185-1188
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• 2003

This paper describes a design for a 2.5Gb/s serial data link CMOS transceiver based on the InfiniBand$^{TM}$ specification. The transceiver chip integrates data serializer, line driver, Tx PLL, deserializer, clock recovery, and lock detector. The designed transceiver is fabricated in a 0.25 ${\mu}{\textrm}{m}$ CMOS mixed-signal, 1-poly, 5-metal process. The first version chip occupies a 3.0mm x 3.3mm area and consumes 450mW with 2.5V supply. In 2.5 Gbps, the output jitter of transmitter measured at the point over a 1.2m, 50Ω coaxial cable is 8.811ps(rms), 68ps(p-p). In the receiver, VCO jitter is 18.5ps(rms), 130ps(p-p), the recovered data are found equivalent to the transmitted data as expected. In the design for second version chip, the proposed clock and data recovery circuit using linear phase detector can reduce jitter in the VCO of PLL.L.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.7-11
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• 2007

본 논문에서는 다중밴드 직접 변환 수신기를 위한 Octa-Phase 전압 제어 발진기를 제안하였다. Octa-Phase 신호와 저 위상잡음을 얻기 위해 4개의 LC VCO를 직렬 커플링 트랜지스터를 이용해 연결하였다. 멀티 밴드 특성을 얻기 위해 밴드 튜닝 회로가 제안되었다. MOS 스위치가 켜짐/꺼짐에 따라서 주파수 범위는 변화한다. 2개의 veractor를 사용해 VCO의 발진 주파수의 공정상의 오차를 최소화하였다. 본 논문에서는 0.18 um CMOS 공정을 이용해 발진기를 설계하였다. 측정 결과 1.8V 공급전압에 12mA의 전류를 소모하였고, $885MHz^{\sim}1342MHz$ 사이의 범위에서 동작하여 3개의 표준(CDMA 20001x, WCDMA, WiBro)에서의 sub-harmonic 혼합기를 구동시킬 수 있는 동작 범위를 만족시킨다. 측정된 위상잡음은 각각 CDMA 2000 1x 대역에서는 -105dBc@100kHz, WCDMA 대역에서는 -115dBc@1MHz, WiBro 대역에서는 -130dBc@10MHz으로 나타났다.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.8-15
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• 2002

나선형 인덕터를 이용한 VCO를 MOSIS의 HP 0.5㎛ CMOS 공정으로 최적 설계하고 제작하였다. 나선형 인덕터의 SPICE 모델을 이용하여, Q지수(qualify factor)를 동작 주파수에서 최대화하기 위하여 레이아웃 변수인 금속선 폭, 회전수, 내경, 간격 등을 최적화하였다. 만약 동작주파수가 2㎓, 인덕턴스가 약 3nH이고, 금속선 두께 0.8㎛, 절연 산화막 두께 3㎛를 사용하는 MOSIS HP 0.5㎛ CMOS 공정의 경우 금속선 폭은 20 정도로 하는 것이 Q지수를 최대로 함을 확인하였다. 이렇게 최적화된 나선형 인덕터를 LC 공진 탱크에 사용하여 VCO를 설계, 제작 및 측정을 하였다. 측정은 온웨이퍼(on-wafer)상에서 HP8593E 스펙트럼 에널라이저를 이용하였다. 발진신호의 주파수는 약 1.61㎓이고, 컨트롤전압이 0V -2V변화할 때 발진주파수는 약 250㎒(15%) 변화하였으며, 출력 스펙트럼으로부터 중심주파수 1.61㎓에서 offset 주파수가 600㎑ 때의 위상잡음이 -108.4㏈c/㎐ 였다.

• 한국전자파학회논문지
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• 제27권8호
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• pp.717-724
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• 2016

본 논문은 60 GHz 슬라이딩-IF 구조 RF 송수신기를 위한 40 GHz CMOS PLL 주파수 합성기 설계를 다룬다. 광대역에서 안정적인 주입동기식 주파수 합성기 동작을 위하여 인덕티브 피킹 기법을 이용한 주파수 분주기가 설계되었다. 광대역 주파수 분주기는 PLL이 전압 제어 발진기의 전체 주파수 범위에서 안정적으로 동기되는 것을 보장한다. 또한, 전압 제어 발진기와 주입동기식 주파수 분주기 사이의 원치 않는 간섭을 없애기 위하여 주입동기식 버퍼를 설계하여 적용하였다. 설계된 PLL 주파수 합성기는 65 nm CMOS 공정을 이용하여 설계되었으며, 37.9~45.3 GHz 출력 주파수 범위를 갖는다. 1.2 V 전원 전압에서 버퍼 포함 74 mA의 전류를 소모한다.

• Journal of electromagnetic engineering and science
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• 제8권3호
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• pp.134-137
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• 2008

This paper proposes a novel quadrature VCO(QVCO) based on direct back-gate second harmonic coupling. The QVCO directly couples the current sources of the conventional LC VCOs through the back-gate instead of front-gate to generate quadrature signals. By the second harmonic injection locking, the two LC VCOs can generate quadrature signals without using on-chip transformer, or stability problem that is inherent in the direct front-gate second harmonic coupling. The proposed QVCO is implemented in $0.18{\mu}m$ CMOS technology operating at 2 GHz with 5.0 mA core current consumption from 1.8 V power supply. The measured phase noise of the proposed QVCO is - 63 dBc/Hz at 10 kHz offset, -95 dBc/Hz at 100 kHz offset, and -116 dBc/Hz at 1 MHz offset from the 2 GHz output frequency, respectively. The calculated figure of merit(FOM) is about -174 dBc/Hz at 1 MHz offset. The measured image band rejection is 46 dB which corresponds to the phase error of $0.6^{\circ}$.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권4호
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• pp.534-542
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• 2017

This paper presents a fast locking technique for a fractional-N PLL frequency synthesizer. The technique directly measures $K_{VCO}$ on a chip, computes the VCO's target tuning voltage for a given target frequency, and directly sets the loop filter voltage to the target voltage before the PLL begins the normal closed-loop locking process. The closed-loop lock time is significantly minimized because the initial frequency of the VCO are put very close to the desired final target value. The proposed technique is realized and designed for a 4.3-5.3 GHz fractional-N synthesizer in 65 nm CMOS and successfully verified through extensive simulations. The lock time is less than $12.8{\mu}s$ over the entire tuning range. Simulation verifications demonstrate that the proposed method is very effective in reducing the synthesizer lock time.