• 전기전자학회논문지
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• 제23권4호
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• pp.1257-1264
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• 2019

본 논문에서는 모바일 산업 프로세서 인터페이스(MIPI:mobile industry processor interface)의 C-PHY 사양 버전 1.1을 지원하는 3-GSymbol/s/lane 송수신기가 제안된다. 제안한 송수신기는 3 개 채널에서 3 개 레벨 신호의 사용으로 인해 저하된 신호 보존성을 개선하기 위해 채널 부정합 보정을 수행한다. 제안된 채널 부정합 보정은 수신기에서 채널 부정합을 검출하고, 검출 결과에 따라 송신기에서 전송 데이터의 지연 시간을 조정함으로써 수행된다. 수신기에서 채널 불일치 검출은 송신기로부터 전송된 정해진 데이터 패턴에 대하여 수신된 신호의 위상을 비교함으로써 수행된다. 제안된 MIPI C-PHY 송수신기는 1.2 V 공급 전압의 65 nm CMOS 공정을 사용하여 설계되었다. 각 송수신기 레인의 면적과 전력소모는 각각 0.136 ㎟와 17.4 mW/GSymbol/s이다. 제안된 채널 부정합 보정은 채널 부정합으로 인한 88.6 ps의 시간 지터를 34.9 ps로 줄인다.

• 전자공학회논문지
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• 제50권12호
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• pp.71-79
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• 2013

본 논문에서는 이퀄라이저 적응기(adaptation)를 포함하는 12.5 Gb/s 저전력 수신단 설계에 대해서 기술한다. 샘플러와 직렬 변환기를 사용한 저전력 아날로그 이퀄라이저 적응기를 구현함으로써 채널과 칩 공정 변화에 능동적으로 적응할 수 있으며 그 적응 원리에 대해서 설명한다. 또한 저전력을 위한 전압 모드 송신기의 접지 기반 차동 신호를 수신하는 기술에 대해서 설명하였다. 17.6 dB의 피킹 이득을 갖는 CTLE(Continuous Time Linear Equalizer)는 6.25 GHz에서 -21 dB 손실을 갖는 채널의 길게 늘어지는 ISI(Inter Symbol Interference)를 제거한다. 45 nm CMOS 공정을 이용하여 eye diagram에서 200 mV의 전압 마진과 0.75 UI의 시간 마진을 갖고 0.87 mW/Gb/s의 낮은 전력 소모를 유지한다.

• 한국멀티미디어학회논문지
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• 제5권6호
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• pp.753-758
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• 2002

본 논문에서는 ADSL용 아날로그 Front- end의 수신단과 송신단에 활용하기 위한 저전압 특성의 3V CMOS 프로그램머블 증폭기(PGA)를 설계하였다. 설계된 수신단의 PGA는 1.1MHz로 연속시간 저역통과 필터와 연결하여 0db에서 30db까지 이득을 조정해주며, 송신단의 PGA는 138MHz의 저역필터와 연결하여 15db에서 0db까지의 이득을 조정할 수 있다. 모든 PGA의 이득은 디지털 로직과 메인 컨트롤러에 의해서 프로그램 될 수 있도록 설계하였다. 설계된 PGA는 $0.35\mu{m}$ COMS 파라미터를 이용하여 Hspice시뮬레이션으로 그 특성을 확인하였다.

• 한국전자파학회논문지
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• 제22권8호
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• pp.784-789
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• 2011

본 논문에서는 UHF RFID 리더에서의 오토트랜스포머를 이용한 가변 송신 누설 신호 제거기를 제안하였다. 제안된 송신 누설 신호 제거기는 오토트랜스포머와 디지털 가변 캐패시터, 가변 저항, 보상 증폭기로 구성되었으며, 0.13 ${\mu}m$ 1-폴리 6-메탈 RF CMOS 공정을 사용하여 설계되었다. 시뮬레이션 결과, 제안된 구조는 송신단에서 수신단으로 신호가 전송될 때 55 dB 이상의 송신 누설 신호 제거도를 보이며, 2.5 dB의 수신 삽입 손실을 갖는다. 송신 누설 신호 제거 회로는 825 MHz에서 985 MHz까지 디지털 주파수 조정이 가능하며, CMOS 공정으로 집적될 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.426-432
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• 2012

A fully-integrated low power K-band radar transceiver in 130 nm CMOS process is presented. It consists of a low-noise amplifier (LNA), a down-conversion mixer, a power amplifier (PA), and a frequency synthesizer with injection locked buffer for driving mixer and PA. The receiver front-end provides a conversion gain of 19 dB. The LNA achieves a power gain of 15 dB and noise figure of 5.4 dB, and the PA has an output power of 9 dBm. The phase noise of VCO is -90 dBc/Hz at 1-MHz offset. The total dc power dissipation of the transceiver is 142 mW and the size of the chip is only $1.2{\times}1.4mm^2$.

• Journal of electromagnetic engineering and science
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• 제8권3호
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• pp.114-118
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• 2008

Direct-conversion RF front-end for 5-GHz WLAN is implemented in $0.18-{\mu}m$ CMOS technology. The front-end consists of a low noise amplifier, and low flicker noise down-conversion mixers. For the mixer, an inductor is included to resonate out parasitic tail capacitances in the transconductance stage at the operating frequency, thereby improves the flicker noise performance of the mixer, and the overall noise performance of the front-end. The receiver RF front-end has 6.5 dB noise figure, - 13 dBm input IP3, and voltage conversion gain of 20 dB with the power consumption of 30 mW.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.817-824
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• 2016

A simultaneous bidirectional transceiver over a single wire has been developed in a 65 nm CMOS technology for a command and control bus. The echo signals of the simultaneous bidirectional link are cancelled by controlling the decision level of receiver comparators without power-hungry operational amplifier (op-amp) based circuits. With the clock information embedded in the rising edges of the signals sent from the source side to the sink side, the data is recovered by an open-loop digital circuit with 20 times blind oversampling. The data rate of the simultaneous bidirectional transceiver in each direction is 75 Mbps and therefore the overall signaling bandwidth is 150 Mbps. The measured energy efficiency of the transceiver is 56.7 pJ/b and the bit-error-rate (BER) is less than $10^{-12}$ with $2^7-1$ pseudo-random binary sequence (PRBS) pattern for both signaling directions.

• 한국전기전자재료학회논문지
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• 제21권4호
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• pp.311-320
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• 2008

In this paper, a 2.4 GHz low-voltage CMOS double-balanced down-conversion mixer using neutralization technique has been proposed and verified by circuit simulations and measurements. The grounded source structure was used for low-voltage operation. The neutralization technique was used to improve a conversion gain. The proposed mixer is fabricated in $0.25{\mu}m$ CMOS process for a 2.4 GHz wireless receiver. The mixer consumes 1.94 mW and gives conversion gain of 5.66 dB, input IP3 of 0.7 dBm and P1dB of -11.2 dBm at 1.5 V power supply. Measured results for the designed mixer show improved conversion gain of 2.86 dB over conventional mixer of grounded source structure.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.617-618
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• 2006

A CMOS quadrature Up-converter for a direct-conversion receiver of 5.15-5.825GHz wireless LAN is described. The Up-converter consists of two sub-harmonic mixers, for I and Q channels, and an LO generation network. In order to decrease the number of inductor, I and Q path are merged. The simulation results including all the parasitics show -17.3dB conversion gain at center and -8 dBv oIP3 while consuming 22.968mW under 1.8V supply. The quadrature Up-converter is under fabrication with the other transmitter blocks in a $0.18{\mu}m$ CMOS technology.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2000년도 추계학술대회
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• pp.199-202
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• 2000

STM-1 체계의 광통신 수신부 광모듈에 내장하기 위한 155.52 Mbps 리시버 ASIC을 0.65 ㎛ 실리콘 CMOS 기술을 이용하여 설계 제작하였다. 재작된 ASIC은 155.52 Mbps 데이터신호 재정형을 위한 제한 증폭기와 155.52 MHz 클럭을 추출하기 위한 클럭 추출 회로를 주축으로 구성되어 있다. 또한 이 리시버는 전원이 켜지는 초기 동사 상태에서나 동작 도중 데이터신호가 입력되지 않더라도 155.52 MHz 부근의 클럭주파수를 유지하여 항상 안정된 동작을 할 수 있게 하기 위한 수렴 보조 회로 및 LOS 감지 회로도 내장하고 있다. 측정 결과 설계된 리시버는 1 mV- 1 V의 넓은 입력 전압에 걸쳐 데이터 재정형이 이루어지며, 155.52 MHz의 안정된 클럭을 추출하고 있음을 알 수 있었다.