• 센서학회지
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• 제3권1호
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• pp.46-53
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• 1994

본 논문에서는 FA용 센서 중의 하나인 고주파 발진형 근접 센서 시스템을 CMOS를 이용하여 설계하였다. 금속 물체의 원근에 따라 발생되는 크기가 다른 두 정현파를 전파정류부와 평활회로부를 통하여 DC 전압으로 전환하여 정전류회로의 출력단에 전류를 흐르게 한다. 슈미트 트리거를 사용하여 전압 레벨의 노이즈를 제거한다. 이를 통하여 고주파 발진형 근접 센서 시스템이 소형, 경량화, 저 소비 전력의 이점을 갖도록 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.148-151
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• 2005

This paper proposes a high speed interface using redundant multi-valued logic for high speed communication ICs. This circuit is composed of encoding circuit that serial binary data are received and converted into parallel redundant multi-valued data, and decoding circuit that convert redundant multi-valued data to parallel binary data. Because of the multi-valued data conversion, this circuit makes it possible to achieve higher operating speeds than that of a conventional binary logic. Using this logic, a 1:4 demultiplexer (DEMUX, serial-parallel converter) IC was designed using a 0.35${\mu}m$ standard CMOS Process. Proposed demultiplexer is achieved an operating speed of 3Gb/s with a supply voltage of 3.3V and with power consumption of 48mW. Designed circuit is limited by maximum operating frequency of process. Therefore, this circuit is to achieve CMOS communication ICs with an operating speed greater than 3Gb/s in submicron process of high of operating frequency.

• 전기전자학회논문지
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• 제7권1호
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• pp.1-8
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• 2003

본 논문에서는 고내압 및 고속 스위칭 특성을 갖는 고성능 BCD(Bipolar- CMOS-DMOS) 소자 구조를 고안하였다. 공정 및 소자 시뮬레이션을 통하여, 최적화된 공정 규격과 소자 규격을 설계하였으며, 고안된 소자의 전기적 특성을 만족시키기 위하여 이중 매몰층 구조, 트랜치 격리 공정, n-/p- 드리프트 영역 형성기술 및 얕은 접합 깊이 형성기술 등을 채택하였다. 이 스마트 파워 IC는 20V급 Bipolar npn/pnp 소자, 60V급 LDMOS소자, 수 암페어급의 VDMOS, 20V급 CMOS소자 그리고 5V급 논리 CMOS를 내장하고 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.271-274
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• 2003

This paper presents a Built-in Current Sensor that detect defects in CMOS integrated circuits using the current testing technique. This scheme employs a cross-coupled connected PMOS transistors, it is used as a current comparator. Our proposed scheme is a negligible impart on the performance of the circuit undo. test (CUT). In addition, in the normal mode of the CUT not dissipation extra power, high speed detection time and applicable deep submicron process. The validity and effectiveness are verified through the HSPICE simulation on circuits with defects. The entire area of the test chip is $116{\times}65{\mu}m^2$. The BICS occupies only $41{\times}17{\mu}m^2$ of area in the test chip. The area overhead of a BICS versus the entire chip is about 9.2%. The chip was fabricated with Hynix $0.35{\mu}m$ 2-poly 4-metal N-well CMOS technology.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.485-486
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• 2006

This paper proposes a novel low-cost CMOS temperature sensor for controlling the self-refresh period of a mobile DRAM. In this temperature sensor, ring oscillators composed of cascaded inverter stages are used to obtain the temperature of the chip. This method is highly area-efficient, simple and easy for IC implementation as compared to traditional temperature sensors based on analog bandgap reference circuits. The proposed CMOS temperature sensor was fabricated with 80 nm 3-metal DRAM process. It occupies a silicon area of only about less than $0.02\;mm^2$ at $10^{\circ}C$ resolution with under 5uW power consumption at 1 sample/s processing rate. This area is about 33% of conventional temperature sensor in mobile DRAM.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.417-422
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• 2015

A 6.5 - 8.5 GHz CMOS UWB transmitter is implemented using $0.18{\mu}m$ CMOS technology. The transmitter is mainly composed of switched LC VCO and digital pulse generator (DPG). Using RF switch and DPG, the uniform power and sidelobe rejection are achieved irrespective of the carrier frequency. The measured UWB carrier frequency range is 7 ~ 8 GHz and the pulse width is tunable from 1 to 2 ns. The measured energy efficiency per pulse is 2.1 % and the power consumption is 0.6 mW at 10 Mbps without the buffer amplifier. The chip core size is $0.72mm^2$.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.1512-1513
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• 2007

In this paper the influence of CMOS- and TTL-technology on the breakdown and destruction effects by artificial electromagnetic waves is determined. Different electronic devices(3 CMOS & 5 TTL) were exposed to high amplitude electromagnetic waves. CMOS ICs were occurred only destruction below the max electric field and TTL ICs were occurred breakdown and destruction below the max electric field. The SEM analysis of the destruction devices showed onchipwire and bondwire destruction like melting due to thermal effect. The test results are applied to the data which understand electromagnetic wave effects of electronic equipments.

• 전자공학회지
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• 제42권7호
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• pp.45-53
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• 2015

Power 소자 기술은 digital & mixed signal device와 on-chip 구현을 위해서 CMOS 공정에 대한 기본 이해가 필요하다. CMOS 공정 기반 위에 power device 공정을 추가하면서 다양한 operation voltage의 power 소자를 구현하고, passive device 들을 동일 공정에서 구현하여 다양한 components 들로 power IC 제품을 design 할 수 있도록 modular process를 제공하는 것이 중요하다. 또한 power device로 주로 사용되는 LDMOS 소자에 대한 performance 개선을 위해 simulation을 통해 key device parameter들의 특성을 예측하고, 구조를 설계하는 것이 Si process 전에 중요한 일 중의 하나이다. 아울러 power management가 potable power, consumer electronics 및 green energy에서 가장 빠르게 성장하는 분야이므로, 차별화된 power 소자 기술을 확보하여 급변하는 시장 환경에 대응하는 것이 필요하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(5)
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• pp.247-250
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• 2002

This paper proposes a PWM circuit using CMOS OTAs. The features of the proposed PWM circuit are IC oriented circuits, simple configuration, and bias current controlled output. In order to verily the validity of the proposed circuit, it is simulated by H-SPICE program. Futhermore, the proposed circuit is integrated on chip using 0.35 $\mu\textrm{m}$ CMOS technology.

• 정보보호학회지
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• 제2권2호
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• pp.64-80
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• 1992

전화망을 통과하는 음성신호에 대하여, 실시간에 공개열쇠방식의 암호화/복호화를 하기 위한 반도체 IC제조공정평가를 실시하였다. 초당 64k bit의 정보에 대하여 256 bit이상의 key를 갖는 RSA 방식 암호화를 위하여 modular multiplication 환경과 redundant number system을 채택하여 algori-multiple input shift register 를 사용하는 회로로 충족시키는 과정에서, 1.0 $이하의 CMOS공정이 요구된다는 결론에 도달하였으며, 이들 회로의 타당성은 저속 RSA chip의 분석 결과와 비교하여 확인하였다.