• 전자공학회논문지
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• 제49권12호
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• pp.184-193
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• 2012

본 논문에서는 고속 직렬 링크에 사용할 수 있는 5비트 2.0GS/s 2-way time interleaved 파이프라인 ADC 기반의 수신기를 소개한다. 샘플링 주파수를 높이기 위해, ADC 각 단은 트랙킹과 증폭이 동시에 수행되는 전류 모드 구조를 사용하였다. 또한 ADC 각단에 1-tap FIR 등화기를 탑재하여 별도의 디지털 후처리 없이 채널의 ISI를 감소시켰다. 제안한 수신기는 110nm 공정을 사용하여 설계하였다. 메모리를 제외한 수신기는 $0.58{\times}0.42mm^2$의 크기를 갖고, 동작전압 1.2V에서 91mW의 전력을 소모한다. 시뮬레이션 결과 2.0GS/s 샘플링 주파수에서 20MHz의 입력 주파수와 Nyquist 주파수인 1.0GHz 입력신호에 대하여 동일하게 26.0dB의 SNDR과 4.0비트의 ENOB특성을 확보하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.126-142
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• 2016

This paper presents a wide-frequency-range, low-power transceiver with an automatic impedance-matching calibration for TV-white-space (TVWS) application. The wide-range automatic impedance matching calibration (AIMC) is proposed for the Drive Amplifier (DA) and LNA. The optimal $S_{22}$ and $S_{11}$ matching capacitances are selected in the DA and LNA, respectively. Also, the Single Pole Double Throw (SPDT) switch is integrated to share the antenna and matching network between the transmitter and receiver, thereby minimizing the systemic cost. An N-path filter is proposed to reject the large interferers in the TVWS frequency band. The current-driven mixer with a 25% duty LO generator is designed to achieve the high-gain and low-noise figures; also, the frequency synthesizer is designed to generate the wide-range LO signals, and it is used to implement the FSK modulation with a programmable loop bandwidth for multi-rate communication. The TVWS transceiver is implemented in $0.13{\mu}m$, 1-poly, 6-metal CMOS technology. The die area of the transceiver is $4mm{\times}3mm$. The power consumption levels of the transmitter and receiver are 64.35 mW and 39.8 mW, respectively, when the output-power level of the transmitter is +10 dBm at a supply voltage of 3.3 V. The phase noise of the PLL output at Band 2 is -128.3 dBc/Hz with a 1 MHz offset.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.91-105
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• 2016

Carbon Nanotube Field-Effect Transistors (CNTFETs) have been studied as candidates for post Si CMOS owing to the better electrostatic control and high mobility. To enhance the immunity against short - channel effects (SCEs), the novel channel and gate engineered architectures have been proposed to improve CNTFETs performance. This work presents a comprehensive study of the influence of channel and gate engineering on the CNTFET switching, high frequency and circuit level performance of carbon nanotube field-effect transistors (CNTFETs). At device level, the effects of channel and gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. This model is based on two-dimensional non-equilibrium Green's functions (NEGF) solved self - consistently with Poisson's equations. It is revealed that hetero - material - gate and lightly doped drain and source CNTFET (HMG - LDDS - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, improve the switching speed, and is more suitable for use in low power, high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the impact of the channel and gate engineering on basic digital circuits (inverter, static random access memory cell) have been investigated systematically. The performance parameters of circuits have been calculated and the optimum metal gate workfunction combinations of ${\Phi}_{M1}/{\Phi}_{M2}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product (PDP). In addition, we discuss and compare the CNTFET-based circuit designs of various logic gates, including ternary and binary logic. Simulation results indicate that LDDS - HMG - CNTFET circuits with ternary logic gate design have significantly better performance in comparison with other structures.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.80-88
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• 2008

본 논문에서는 스마트카드 적용을 위하여 국내외 블록 암호화 표준 알고리즘인 3-DES(Triple Data Encryption Standard), AES(Advanced Encryption Standard), SEED, HASH(SHA-1)를 통합한 저전력 암호화 엔진을 하드웨어로 구현하였다. 휴대용 기기에 필수적인 작은 면적과 저전력을 위하여 하나의 라운드에 대한 각각의 암호화 블록을 구현한 후 반복동작을 하도록 설계하였고 두 단계의 클록 게이팅 기술을 적용하였다. 설계한 통합 암호화 엔진은 ALTERA Excalibur EPXA10F1020C2를 사용하여 검증하였고 합성결과 7,729 LEs와 512 바이트 ROM을 사용하여 최대 24.83 MHz 속도로 동작이 가능하였다. 삼성 0.18 um STD130 CMOS 스탠다드 셀 라이브러리로 합성한 결과 44,452 게이트를 사용하며 최대 50 MHz의 속도로 동작이 가능하였다. 또한 전력소모를 측정한 결과 25 MHz의 속도로 동작할 경우 3-DES, AES, SEED, SHA-1 모드일 때 각각 2.96 mW, 3.03 mW, 2.63 mW, 7.06 mW의 전력소모를 할 것으로 예측되었다. 이러한 저전력 통합 암호화 엔진은 스마트카드 적용에 가장 적합한 구조를 갖고 있으며 그 외에도 다양한 암호화 시스템에 적용될 수 있을 것으로 판단된다.

• 전자공학회논문지
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• 제53권12호
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• pp.20-35
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• 2016

본 논문에선 병렬 십진 곱셈기의 축약 단계의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위를 제한함으로써 가장 간단한 리코더 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 부분곱 축약 단계의 연산을 효율적으로 수행할 수 있다. 또한, 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다. 제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성하였다. 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가가 있음에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.

• 전기전자학회논문지
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• 제2권1호
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• pp.101-107
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• 1998

인(Phosphorus)을 1MeV로 이온 주입한 후 RTA를 실시하여 미세결함의 특성을 조사하고, 면저항, SRP, SIMS, XTEM 분석과 CMOS 구조에서 래치업 특성을 모의 실험하였다. 도즈량이 증가할수록 면저항은 낮아지고, Rp값은 도즈량이 $1{\times}10^{13}/cm^2,\;5{\times}10^{13}/cm^2,\;1{\times}10^{14}/cm^2$일때 각각 $1.15{\mu}m,\;1.15{\mu},\;1.10{\mu}m$로 나타났다. SIMS 측정결과는 열처리 시간이 길수록 농도의 최대치가 표면으로부터 깊어지고, 농도 또한 낮아짐을 확인하였다. XTEM 분석 결과는 열처리 전에는 결함측정이 불가능했으나, 측정되지 많은 미세결함이 열처리 후 이차결함으로 성장한 것으로 조사되었다. 모의 실험은 buried layer와 connecting layer 구조를 사용하였으며, buried layer보다 connecting layer가 래치업 특성이 우수함을 확인하였다. Connecting layer의 도즈량이 $1{\times}10^{14}/cm^2$이고 이온주입 에너지가 500KeV일 때 trigger current는 $0.6mA/{\mu}m$이상이었고, trigger voltage는 약 6V로 나타났다. Connecting layer의 이온주입 에너지가 낮을수록 래치업 저감효과가 더욱 우수함을 알 수 있었다.

• 대한후두음성언어의학회지
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• 제24권2호
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• pp.107-111
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• 2013

Objectives : We developed two-dimensional (2D) scanning videokyomography to evaluate the mucosal wave of whole vocal cords in real time to overcome the limit of preexisting stroboscopy and line scanning videokymography which could not evaluate it. Methods : We implemented a continuous light source with high brightness, a high-definition CMOS camera, and capture board for saving the data. We created the software program to analyze the image data from the system. The test of the functionality of the 2D scanning videokymography camera was performed in one of the authors (P.H.J 32 years old male). Vocal cord images were obtained during normal phonation and falsetto phonation. Images were obtained also during cough, diplophonia. Results : The system made it possible to measure objective parameters, including fundamental frequency, amplitude, regularity, mucosal wave, and phase difference, medial and lateral peak, opening versus closing duration related to vocal fold vibration. Simultaneously, it enabled analysis of the whole mucosal wave of the entire vocal fold in real time. 2D scanning videokymography was also effective for evaluating the dynamic status of the vocal fold when the subject phonated aperiodic voice. Conclusion : In conclusion, 2D scanning videokymography can support the analysis of the whole mucosal wave of the entire vocal cord with objective vocal parameters, overcoming the limitations of stroboscopy and previous line scanning videokymography techniques.

• 지질공학
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• 제30권1호
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• pp.17-30
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• 2020

광학영상화검층은 광원과 CMOS 영상 센서를 이용하여 시추공벽을 이미지로 구현하는 물리검층 기술로 지하의 불연속면에 대한 여러 가지 원위치 정보를 고분해능으로 제공한다. 최근 시추공영상화검층은 지반침하 모니터링, 암반 무결성 평가, 응력으로 인한 단열 변화 탐지, 극지에서의 빙하 연대측정 등 그 활용범위가 매우 다양해졌다. 현재 국내외로 많이 이용되고 있는 시추공영상화검층 시스템은 장비 사양에 따라 한계점을 가지고 있어 적용 범위에 대한 검증과 여러 가지 시추공 환경에 대한 적절한 품질관리가 필요하다. 그러나 광학영상화검층의 자료로 도출되는 이미지는 원위치 정보로 정확도, 구현도, 신뢰성에 대한 검증에 직접적인 비교 확인이 어렵다. 본 논문에서는 신뢰성 있는 고품질 자료 취득 방법과 자료 처리 방법을 확인하기 위해 시추공 환경과 유사한 모듈화 된 균열모형시추공을 설계·제작하여 현재까지 보고되지 않은 실험에 대한 결과를 얻고자 하였다. 검출기 자기계 방향 확인의 정확성을 검증하고, 노출시간에 따른 색상의 구현도 및 균열의 분해능 관계, 정확한 간극 측정을 위한 자료 처리 방법 등을 제시하였다. 다양한 시추공 환경을 모사한 균열모형시추공 실험을 통해 고분해능의 신뢰성 높은 광학영상화검층의 자료 취득 및 해석이 가능할 것으로 기대된다.

• 한국멀티미디어학회논문지
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• 제13권5호
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• pp.641-650
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• 2010

컬러 이미지 센서는 광전 변환을 일으키는 촬상 소자와 내부의 영상처리 과정을 거쳐서 컬러 이미지를 출력한다. 일반적으로 출력 영상은 원 피사체의 XYZ 3 자극치와 카메라 RGB 출력 신호 사이의 변환 관계인 카메라 전달 특성에 의해 결정된다. 본 논문에서는 컬러 이미지 센서의 내부 조정 항목인 노출-증폭-레벨(shutter-gain-level, SGL)의 특성함수와 자동 화이트 밸런스 상태를 이용한 카메라 전달 행렬을 이용하여 영상의 colorimetry(측색) 상태를 분석하는 기법을 제안한다. 제안 방법으로부터 실제 영상물의 색도와 휘도 등을 예측할 수 있다. 연구에 사용된 컬러 이미지 센서의 AE(auto exposure) 상태와 실제 휘도의 관계를 정량화하여 SGL 함수를 유도하여 영상의 휘도를 예측 한다. 그리고 영상의 색도는 최소 제곱 다항식 모델링 (polynomial modeling)을 이용하여 기준 환경에서 얻은 카메라 전달 행렬과 AWB(auto white balance) 상태를 통해 예측한다. 실험을 통해서 컬러 이미지 센서를 이용한 제안된 영상의 색도와 휘도 예측 기법의 성능이 우수함을 볼 수 있고, 예측된 결과는 실제 영상물 계측과 시청 환경 측정을 이용한 디스플레이 화질 설정 시스템, 보안 등의 다양한 분야에서 응용이 가능하다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.479-485
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• 2006

이중게이트 MOSFET는 스케일링 이론을 확장하고 단채널효과를 제어 할 수 있는 소자로서 각광을 받고 있다. 단 채널효과를 제어하기 위하여 저도핑 초박막 채널폭을 가진 이중게이트 MOSFET의 경우, 20nm이하까지 스케일링이 가능한 것으로 알려지고 있다. 이 논문에서 는 20m이하까지 스켈링된 이중게이트 MOSFET소자에 대한 분석학석 전송모델을 제시하고자 한다. 이 모델을 이용하여 서브문턱스윙(Subthreshold swing), 문턱전압변화(Threshold voltage rolloff) 드레인유기장벽저하(Drain induced barrier lowering)와 같은 단채널효과를 분석하고자 한다. 제안된 모델은 열방출 및 터널링에 의한 전송효과를 포함하고 있으며 이차원 포아슨방정식의 근사해를 이용하여 포텐셜 분포를 구하였다. 또한 터널링 효과는 Wentzel-Kramers-Brillouin 근사를 이 용하였다. 이 모델을 사용하여 초박막 게이트산화막 및 채널폭을 가진 5-20nm 채널길이의 이중게이트 MOSFET에 대한 서브문턱영역의 전송특성을 해석하였다. 또한 이 모델의 결과값을 이차원 수치해석학적 모델값과 비교하였으며 게이트길이, 채널두께 및 게이트산화막 두께에 대한 관계를 구하기 위하여 사용하였다.