• 정보과학회 논문지
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• 제43권6호
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• pp.692-699
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• 2016

세탁기, 냉장고 등의 가전제품에 탑재되는 8-bit MCU용 C 컴파일러는 소프트웨어 실행 속도를 높이기 위해 표준 C 언어 규칙을 따르지 않고 컴파일을 수행할 수 있다. 개발자가 일반 C 컴파일러와 8-bit MCU용 C 컴파일러의 차이를 정확하게 이해하지 못할 경우 표준 C 언어 환경에서는 발생하지 않으나 8-bit MCU를 사용하는 내장형 시스템에서는 발생하는 버그를 야기할 수 있으며 이런 버그는 표준 C언어 환경을 가정하는 버그 검출 도구로는 찾기 어렵다. 본 논문에서는 표준 C 정수 확장 규칙을 따르지 않는 8-bit MCU용 컴파일러를 사용할 때 발생하는 정수 확장 버그를 소개하고 정수 확장 버그를 탐지하기 위한 다섯 종류의 버그 패턴을 제안한다. 정수 확장 버그 패턴 검출 도구를 개발하여 LG전자 세탁기 소프트웨어를 분석한 결과 컴파일러 옵션을 잘못 선택한 경우 발생하는 27개의 정수 확장 버그를 발견하였다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1321-1327
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• 2019

본 논문에서는 GF(p) 상에서 모듈러 제곱근 (MSQR) 연산의 효율적인 하드웨어 구현에 대해 기술한다. MSQR 연산은 타원곡선 기반의 EC-ElGamal 공개키 암호를 위해 평문 메시지를 타원곡선 상의 점으로 매핑하기 위해 필요하다. 본 논문의 방법은 NIST 표준으로 규정된 5가지 크기의 GF(p) 타원곡선을 지원하며, 192-비트, 256-비트, 384-비트 그리고 521-비트 크기의 Kobliz 곡선과 슈도 랜덤 곡선들은 모듈러 값의 특성을 기반으로 오일러 판정법을 적용하고, 224-비트 크기의 경우에는 Tonelli-Shanks 알고리듬을 간략화시켜 적용하였다. 제안된 방법을 ECC 프로세서의 32-비트 데이터 패스를 갖는 유한체 연산회로와 메모리 블록을 이용하여 구현하였으며, FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였다. 구현된 회로가 50 MHz 클록으로 동작하는 경우에, 224-비트 슈도 랜덤 곡선의 경우에는 MSQR 계산에 약 18 ms가 소요되고, 256-비트 Kobliz 곡선의 경우에는 약 4 ms가 소요된다.

• 한국컴퓨터정보학회논문지
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• 제17권10호
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• pp.11-23
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• 2012

본 논문에서는 OpenRISC 프로세서의 코드 크기를 저감하는 새로운 압축 명령어 집합 구조를 제시한다. 새로운 명령어와 형식은 기존 명령어들의 사용 빈도와 용법에 대한 프로파일 정보에 의해 결정된다. 제시된 기법에서는 기존의 32비트 명령어들과 연속적인 명령어들을 각각 대체하는 새로운 16비트 명령어와 32비트 명령어를 도입한다. 제시된 명령어는 세 유형으로 분류할 수 있다. 첫 번째는 사용 빈도가 높은 기존의 덧셈, 로드, 저장, 분기 명령어 등의 32비트 명령어들을 대체하는 새로운 16비트 명령어들이다. 두 번째 유형은 사용 빈도가 높은 두 개의 연속적인 로드 명령어, 두 개의 연속적인 저장 명령어, 32비트 데이터 이동 명령어를 압축하는 새로운 32비트 명령어들이다. 마지막으로 함수 프롤로그와 에필로그 명령어들을 각각 하나로 압축하는 두 개의 새로운 32비트 명령어가 제시된다. 추가된 명령어들을 디코딩하기 위해서 OpenRISC 하드웨어 디코더 부분이 확장된다. OpenRISC 1200프로세서에서 실험을 수행한 결과, 성능 저하 없이 30.4%의 코드 크기를 절감한다.

• 정보처리학회논문지D
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• 제14D권5호
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• pp.471-482
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• 2007

본 논문에서는 기존 그리드 기반의 질의 색인 기법을 변형하여 보다 적은 저장 공간을 사용하면서 보다 빠른 연산을 수행하는 연속 영역 질의 처리 기법을 제안한다. 제안하는 기법의 주요 특징은 두 가지 이다. 첫째, 각 질의에 비트 식별자를 부여하고 그리드의 각 셀은 이러한 비트 식별자의 조합으로 이루어진 비트 열을 이용하여 질의들의 겹침 정보를 반영한다. 이러한 비트 열을 통해 셀이 어떤 질의들에 포함되어져 있는지 빠르게 판단한 수 있으며, 두 셀 사이의 각 셀을 포함하는 질의 식별자들을 비교하지 않고 비트 열만을 비교하여 질의들의 포함관계를 알아내어 불필요한 연산을 줄일 수 있다. 둘째, 셀들을 그룹단위로 관리하여 불필요하게 비트 열의 길이가 증가하여 저장 공간을 낭비하고 비트 열의 비교 연산 시간이 증가하는 문제를 해결한다. 제안하는 기법이 기존 연속 영역 질의 처리 기법에 비해 우수함을 성능 평가를 통해 입증한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.418-425
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• 2012

In this paper, efficient implementation of error correction code (ECC) processing circuits based on single error correction and double error detection (SEC-DED) code with check bit pre-computation is proposed for memories. During the write operation of memory, check bit pre-computation eliminates the overall bits computation required to detect a double error, thereby reducing the complexity of the ECC processing circuits. In order to implement the ECC processing circuits using the check bit pre-computation more efficiently, the proper SEC-DED codes are proposed. The H-matrix of the proposed SEC-DED code is the same as that of the odd-weight-column code during the write operation and is designed by replacing 0's with 1's at the last row of the H-matrix of the odd-weight-column code during the read operation. When compared with a conventional implementation utilizing the odd-weight- column code, the implementation based on the proposed SEC-DED code with check bit pre-computation achieves reductions in the number of gates, latency, and power consumption of the ECC processing circuits by up to 9.3%, 18.4%, and 14.1% for 64 data bits in a word.

• 한국터널지하공간학회 논문집
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• 제14권3호
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• pp.277-292
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• 2012

본 논문에서는 쉴드 TBM 커터비트의 절삭력 평가를 위한 기초적 연구를 실시하였다. 기존 커터비트 절삭력 분석을 위한 여러 이론식이 존재하지만 기존이론식은 실제 커터비트 절삭력과 차이를 보인다. 따라서 실제 커터비트의 절삭력을 분석하기위하여 축소모형실험을 실시하였으며, 축소모형시험에서 얻은 결과는 기존 이론식과 비교 분석하였다. 이 연구로부터 얻은 결과는 TBM 커터헤드 설계에 있어 기본적으로 매우 필수적인 자료로 활용될 것이라 판단된다.

• 한국음향학회지
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• 제12권1호
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• pp.47-54
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• 1993

Performance analysis is very important to transmit the high quality information and to construct the optimal system for the minimze the noise from the channel of spread spectrum system. In this paper the error rate performance is analyzed with computer simulation in noncoherent frequency hopping M-qry frequency shift keying(FH/MFSk) systems with regard to thermal noise under the partial band jamming environments. AS a result, in case the thermal noise is disregarded, bit error probability of system in jamming fraction ρ and Eb/Nj(bit energy to jamming power density) is reduced with the increase of K and in worst case 32FSK system is better than 2FSK system by 3.23dB with the variatio of Eb/Nj. In case thermal noise is considered, bit error probability of system by 3.23dB with the variation of Eb/Nj. In case thermal noise is considered, bit error probability of system are reduced with the increase of K and Eb/No(bit energy to thermal noise density). Bit error probability in connection with worst case ρ is not largely influenced form over the 14dB to K=1 and 8dB to K=5 accordingly thermal noise disregarding. These results may be useful for avoiding the common vulnerabilities when the spread spectrum system is designed.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.74-84
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• 2003

기존의 테스트 알고리즘은 대부분 셀간의 고장에 중심이 맞추어져 있어 메모리의 집적도의 증가와 더불어 일어나는 word-line 과 bit-line 결합 잡음에 의한 고장을 효과적으로 테스트 할 수 없다 본 논문에서는 word-line 결합 capacitance에 의한 고장의 가능성을 제시하고 새로운 고장 모델인 WLSFs(Word-Line Sensitive Faults)을 제안하였다. 또한 word-line 과 bit-line 결합 잡음을 동시에 고려한 알고리즘을 제시하여 고장의 확률을 높였고 고장의 원인을 기존의 고장 모델로는 되지 않음을 보여준다. 제안된 알고리즘은 기존의 기본적인 고장인 고착고장, 천이고장, 그리고 결합고장을 5개의 이웃셀 내에서 모두 검출할 수 있음을 보여준다.

• Progress in Superconductivity
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• 제7권1호
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• pp.36-40
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• 2005

The problem of fluctuation-induced digital errors in a rapid single flux quantum (RSFQ) circuit has been a very important issue. In this work, we calculated the bit error rate of an RSFQ switch used in superconductive arithmetic logic unit (ALU). RSFQ switch should have a very low error rate in the optimal bias. Theoretical estimates of the RSFQ error rate are on the order of $10^{-50}$ per bit operation. In this experiment, we prepared two identical circuits placed in parallel. Each circuit was composed of 10 Josephson transmission lines (JTLs) connected in series with an RSFQ switch placed in the middle of the 10 JTLs. We used a splitter to feed the same input signal to both circuits. The outputs of the two circuits were compared with an RSFQ exclusive OR (XOR) to measure the bit error rate of the RSFQ switch. By using a computerized bit-error-rate test setup, we measured the bit error rate of $2.18{\times}10^{-12}$ when the bias to the RSFQ switch was 0.398 mA that was quite off from the optimum bias of 0.6 mA.

• 전자공학회논문지
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• 제49권11호
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• pp.149-156
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• 2012

디지털 입력 D급 증폭기는 보청기에서 사용되고 있으며 D급 증폭기는 디지털 회로와 아날로그 회로로 구성되어진다. 아날로그 회로는 가청 주파수 대역에서 잡음을 억제하고 디지털 입력을 아날로그 신호로 변환한다. 본 논문에서 제안한 인터폴레이티드 디지털 델타-시그마 변조기는 디지털 신호 처리기의 출력 신호를 D/A 변조기 입력에 적합하도록 데이터를 변조시킨다. 디지털 필터는 16-bit, 25-kbps 펄스 코드 변조 신호를 16-bit, 50-kbps 신호로 보간 작업을 한다. 이 보간 필터 출력은 3차 디지털 델타-시그마 변조기를 통하여 노이즈 쉐이핑(noise shaping) 처리된다. 최종적으로, 1.5-bit, 3.2-Mbps 신호가 D/A 변조기 입력으로 인가된다.