• Investigative Magnetic Resonance Imaging
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• 제19권3호
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• pp.168-177
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• 2015

Purpose: Brain surface intensity model (BSIM)-based cortical thickness analysis does not require complicated 3D segmentation of brain gray/white matters. Instead, this technique uses the local intensity profile to compute cortical thickness. The aim of the present study was to evaluate intra-rater and inter-rater reliability of BSIM-based cortical thickness analysis using images from elderly participants. Materials and Methods: Fifteen healthy elderly participants (ages, 55-84 years) were included in this study. High-resolution 3D T1-spoiled gradient recalled-echo (SPGR) images were obtained using 3T MRI. BSIM-based processing steps included an inhomogeneity correction, intensity normalization, skull stripping, atlas registration, extraction of intensity profiles, and calculation of cortical thickness. Processing steps were automatic, with the exception of semiautomatic skull stripping. Individual cortical thicknesses were compared to a database indicating mean cortical thickness of healthy adults, in order to produce Z-score thinning maps. Intra-class correlation coefficients (ICCs) were calculated in order to evaluate inter-rater and intra-rater reliabilities. Results: ICCs for intra-rater reliability were excellent, ranging from 0.751-0.940 in brain regions except the right occipital, left anterior cingulate, and left and right cerebellum (ICCs = 0.65-0.741). Although ICCs for inter-rater reliability were fair to excellent in most regions, poor inter-rater correlations were observed for the cingulate and occipital regions. Processing time, including manual skull stripping, was $17.07{\pm}3.43min$. Z-score maps for all participants indicated that cortical thicknesses were not significantly different from those in the comparison databases of healthy adults. Conclusion: BSIM-based cortical thickness measurements provide acceptable intra-rater and inter-rater reliability. We therefore suggest BSIM-based cortical thickness analysis as an adjunct clinical tool to detect cortical atrophy.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.7-12
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• 2008

본 연구에서는 게이트 finger수가 증가될수록 드레인 전류의 증가율과 차단주파수가 감소되는 wide width effect를 관찰하였으며, 이 현상을 모델링하기 위하여 기존 BSIM3v3 RF 모델에 finger수에 무관한 외부 소스 저항을 새로 첨가한 개선된 SPICE MOSFET RF 모델을 개발하였다. 이러한 모델로 시뮬레이션된 Nf 종속 드레인 전류와 차단주파수는 기존 BSIM3v3 RF모델보다 $0.13{\mu}m$ multi-finger MOSFET의 측정데이터와 더 잘 일치하였으며, 이는 개선된 RF 모델의 정확도를 증명한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.671-674
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• 2005

The series parasitic resistances ($R_s$, $R_g$, $R_d$, $R_{sub}$) of BSIM3v3 RF MOSFET macro model were directly extracted from measured S-parameters in the GHz region by using simple 2-port parameter equations. Also, overlap capacitance and junction capacitance parameters were extracted by tuning $S_{11}$, $S_{12}$, and $S_{22}$ respectively while DC-parameters and all parasitic resistances are fixed at previously extracted values. These data are verified to be accurate by observing good correspondence between modeled and measured S-parameters up to 10GHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.675-678
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• 2005

An improved BSIM3v3 RF Macro model with RC parallel substrate circuit has been developed to simulate RF characteristics of the output admittance in MOSFET accurately. This improved model shows better agreements with measured $Y_{22}-parameter$ up to 10 GHz than conventional one with a single substrate resistance, verifying the accuracy of the improved one.

• 전자공학회논문지
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• 제52권10호
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• pp.33-46
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• 2015

본 논문에서는 ITRS(International Technology Roadmap for Semiconductors)를 따라 스케일 다운된 FinFET 소자의 디지털 및 아날로그 회로의 성능을 예측했다. 회로 성능의 정확한 예측을 위해 기생 커패시턴스와 기생 저항 모델을 개발해 3D Technology CAD 해석 결과와 비교해 오차를 2 % 미만으로 달성했다. 기생 커패시턴스 모델은 conformal mapping 방식을 기반으로 모델링 되었으며, 기생 저항 모델은 BSIM-CMG에 내장된 기생 저항 모델을 핀 확장 영역 구조 변수($L_{ext}$) 변화에 따른 기생 저항 성분 변화를 반영 할 수 있도록 개선했다. 또한, 공정 단위 변화에 대해 소자의 전압전류의 DC 특성을 반영하기 위해 BSIM-CMG 모델의 DC 피팅을 진행하는 알고리즘을 개발했다. BSIM-CMG에 내장된 기생 모델을 본 연구에서 개발한 저항과 커패시턴스 모델로 대체해 압축 모델 내부에 구현하여, SPICE 시뮬레이션을 통해 스케일 다운된 FinFET 소자의 $f_T$, $f_{MAX}$, 그리고 링 오실레이터와 공통 소스 증폭기의 기생 성분으로 인한 특성변화를 분석했다. 정확한 기생 성분 모델을 적용해 5 nm FinFET 소자까지 회로 특성을 정량적으로 제시했다. 공정 단위가 감소함에 따라 소자의 DC 특성이 개선될 뿐만 아니라 기생 성분의 영향이 감소하여, 회로 특성이 향상됨을 예측했다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.545-546
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• 2006

The improved model that external capacitances are connected to a conventional BSIM3v3 RF Macro model with Rg and Rsub is developed in this paper. The extracted external capacitances and resistances are modeled by scalable fitting equations. The modeled S-parameters of $0.13{\mu}m$ NMOSFET agree well with measured ones from 10MHz to 10GHz, verifying the accuracy of the improved model.

• 한국산업정보학회논문지
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• 제7권5호
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• pp.147-153
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• 2002

GHz에서 동작하는 초미세 MOSFET의 BSIM3 MOSFET 모델에 연결하여 사용할 수 있는 기판 회로망 모델과 그에 따른 물리적 의미를 가지는 직접 파라미터 추출법이 제안되었다. 제안된 기판 회로망에는 관례적인 저항과 링-형태의 기판콘택에 의해 생성된 단일의 인덕터가 포함되었다. 모델 파라미터는 최적화 과정 없이 단절된 게이트와 공통-벌크 구성을 갖는 MOS 트랜지스터에서 측정된 S-파라미터로부터 추출되었다. 제안된 모델링 기술은 다양한 크기의 MOS 트랜지스터에 적용되었고, 30GHz까지 그 타당성이 검증되었다.

• 전자공학회논문지A
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• 제31A권9호
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• pp.156-163
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• 1994

A new circuit simulator for submicron MOS desings was developed by enhancing SPICE3. The minimum conductance stepping, source stepping and pseudo transient methods are applied to improve the convergence. and SECSPICE uses the variation rate of the node volgage in the timestep algorithm. The modified BSIM model was implemented in SECSPICE for submicron MOS designs. And it gives the powerful user environments such as graphic user environments. As the results of test using real measured device data and circuits used in real production desing, we found it gave more accurage results than BSIM and the execution speed was 1.5~2.8 times faster than SPICE3.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권6호
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• pp.768-776
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• 2014

Using a simplified high-frequency small-signal equivalent circuit model for BSIM3 MOSFET, the fully differential two-stage folded-cascode CMOS operational amplifier is analyzed to obtain its small-signal voltage transfer function. As a result, the expressions for dc gain, five zero frequencies, five pole frequencies, unity-gain frequency, and phase margin are derived for op amp design using design equations. Then the analysis result is verified through the comparison with Spice simulations of both a high speed op amp and a low power op amp designed for the $0.13{\mu}m$ CMOS process.

• 전자공학회논문지D
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• 제35D권12호
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• pp.41-47
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• 1998

효율적인 바디 바이어스와 자유로운 공급 전압(supply voltage)으로 동작할 수 있는 동적 문턱 전압(dynamic threshold voltage)제어를 이용한 고속, 저전력 SOI 인버터를 새로이 제안하였다. 제안된 회로의 특성을 BSIM3SOI 회로 시뮬레이터와 ATLAS 소자 시뮬레이터를 이용해 검증하였고 다른 SOI 회로와 비교함으로써 제안한 회로가 우수한 성능을 가짐을 보였다. 제안된 회로는 1.5V의 공급 전압에서 같은 전력 소모를 갖는 기존의 SOI 회로보다 27% 빠르게 동작하였다.