• The Journal of the Acoustical Society of Korea
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• 제24권3E호
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• pp.77-86
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• 2005

This paper shows one and two dimensional active linear modeling of cochlear biomechanics using Hspice. The advantage of the Hspice modeling is that the cochlear biomechanics may be implemented into an analog Ie chip. This paper explains in detail how to transform the physical cochlear biomechanics to the electrical circuit model and how to represent the circuit in Hspice code. There are some circuit design rules to make the Hspice code to be executed properly.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.378-384
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• 2013

본 논문에서는 칩 내부의 온도를 측정하기 위한 CMOS 온도 센서가 제안된다. 제안하는 온도 센서는 칩 내부의 온도에 비례하는 전압을 생성하는 proportional-to-absolute-temperature (PTAT) 회로와 디지털 인터페이스를 위한 4-비트 아날로그-디지털 변환기로 구성된다. 소면적을 가지는 PTAT 회로는 CMOS 공정에서 vertical PNP 구조를 이용하여 설계된다. 온도변화에 둔감한 저전력 4-비트 아날로그-디지털 변환기를 구현하기 위해 아날로그 회로를 최소로 사용하는 축차근사형 아날로그-디지털 변환기가 이용되며, 이를 위해 커패시터-기반 디지털-아날로그 변환기와 시간-도메인 비교기를 이용한다. 제안된 온도 센서는 2.5V $0.25{\mu}m$ 1-poly 6-metal CMOS 공정에서 제작되었고, $50{\sim}150^{\circ}C$ 온도 범위에서 동작한다. 구현된 온도 센서의 면적과 전력 소모는 각각 $130{\times}390{\mu}m^2$과 $868{\mu}W$이다.

• 한국콘텐츠학회논문지
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• 제13권10호
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• pp.54-61
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• 2013

본 논문에서는 하드웨어 기반의 영상 신호 윤곽선 검출을 위한 하드웨어기반의 알고리즘으로 CMOS 이미지 센서의 인접픽셀과 아날로그 상관기로 구성되는 윤곽선 검출기를 제안한다. 제안하는 이미지 윤곽 검출기는 각 열(column)마다 비교기를 공유하고, 비교기는 기준전압과 비교를 통해 대상 픽셀의 윤곽선 여부를 판별한다. 이미지 센서와 직접적으로 연결된 윤곽선 검출 회로는 기존의 연구와 비교하여 면적은 4배, 그리고 전력소모는 20 % 감소하는 결과를 보였다. 또한 외부에서 기준전압을 제어할 수 있어, 윤곽선 검출의 민감도를 조절하기에 유용한 장점을 가진다. 0.18 ${\mu}m$ CMOS 공정에서 제작된 칩은 34%의 fill factor를 가지며, 픽셀 당 0.9 ${\mu}W$의 전력소모를 가진다.

• 전자공학회논문지C
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• 제36C권10호
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• pp.8-16
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• 1999

본 연구에서는 시뮬레이션 효율을 향상시킨 시뮬레이션 기반의 아날로그 셀 합성기법을 제안한다. 아날로그 셀을 계층적으로 합성하기 위하여 시뮬레이션 기반으로 전류미러, 차동입력단 등 각각의 부회로(sub circuit) 생성기들을 개발하였다. 이 부회로 생성기들을 모듈화 시키고 계층화시킴으로써 OTA(operational transconductance amplifier)나 2단(2-stage) OP-AMP, 비교기(comparator)등 일반적인 아날로그 셀들의 합성을 위하여 사용될 수 있게 하였다. 시뮬레이션 기반의 합성 시간을 줄이기 위하여 2단계 탐색 기법 (2-stage searching scheme)과 시뮬레이션 데이터 재사용기법(simulation data reusing scheme)을 제안하여 적용하였다 아날로그 셀(OTA) 합성 시 301.05sec에서 56.52sec로 최고 81.2%의 합성 시간을 줄이므로 시뮬레이션 기반의 회로 합성시 긴 합성시간의 문제를 해결하였다. 개발한 합성기는 SPICE의 모델 파라미터외에 추가적인 물리적 파라미터들을 필요로 하지 않으며 공정이나 SPICE 모델 레벨(level)에 독립적이기 때문에 새로운 공정에 적용할 때 필요한 준비 시간이 최소화되었다. 본 논문에서는 OTA와 2단 OP-AMP를 각각 합성하여 제안하는 합성기법의 유용성을 입증하였다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.29-34
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• 2005

본 논문에서는 duty cycle-corrected analog synchronous mirror delay(DCC-ASMD)라고 불리는 새로운 구조의 내부 클럭 생성기를 제안한다. 제안된 회로는 임의의 duty ratio를 가진 외부 클럭에 대하여 duty ratio가 $50\%$로 보정된 내부 클럭을 2클럭 주기 만에 생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, $0.35\mu$m CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, $40\~60$의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50$\%$ duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에 발생시킬 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.1-9
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• 2007

아날로그 광전송 시스템의 성능평가에 있어 광송신기의 선형성은 매우 중요한 파라미터이다. 본 논문에서는 피드포워드 보상회로를 적용한 광송신기에서 180도 하이브리드 커플러를 사용하여 위상천이기의 좁은 주파수 반응으로 인해 제한되었던 보상 대역폭을 확장한 새로운 방식의 광대역 아날로그 광송신기 특성에 대해 보고한다. 3차 혼변조 왜곡신호의 크기가 10 dB 이상 감소되는 보상 대역폭이 1.6 GHz를 중심으로 약 200 MHz 까지 확장됨을 확인하였다. 보상기법을 적용한 회로의 대역폭 측정은 네트워크 분석기를 활용하여 효율적으로 수행하였으며, 측정결과를 통해 그 효용성을 입증하였다. 디지털용으로 사용되는 저가의 레이저 다이오드를 사용하여 SFDR (Spurious-Free Dynamic Range)이 약 6 dB/Hz 개선됨을 실험적으로 확인하여 본 연구의 유효성을 검증하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.378-380
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• 2006

A high speed Analog parallel processing-based Viterbi decoder with a circularly connected 2D analog processing cell array is proposed. It has a 2D parallel processing structure in which an analog processing cell is placed at each node of trellis diagram is connected circulary so that infinitively expanding trellis diagram is realized with the fixed size of circuits. The proposed Viterbi decoder has advantages in that it is operated with better performance of error corrections, has a shorter latency and requires no path memories. In this parer, the performance of error correction as a reference position with the Analog parallel processing-based Viterbi decoder is testd via the software simulation

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.577-578
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• 2008

This paper proposes new analog ZQ calibration scheme. Proposed analog ZQ calibration scheme is for minimizing the reflection which degrade the signal integrity. And this scheme is for minimizing CIO capacitance. It is simulated under 1.5v supply voltage and samsung 0.18um process. Power consumption of proposed analog ZQ calibration circuit was improved by 32%. Under all skew, temperature from $30^{\circ}C$ to $90^{\circ}C$ and Monte carlo simulation, quantization error of RZQ(=$240{\Omega}$) is less han 1.07%.

• 전기학회논문지P
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• 제57권3호
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• pp.255-259
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• 2008

In this paper, a current-mode integrator for low-voltage, low-power analog integrated circuits is presented. Using the proposed current-mode integrator, the baseband analog filter is designed for WCDMA wireless communication. To verify the proposed current-mode integrator circuit, Hspice simulation using 1.8V TSMC $0.18{\mu}m$ CMOS parameter is performed and achieved 44.9dB gain, 15.7MHz unity gain frequency. The described 3rd-order current-mode baseband analog filter is composed of the proposed current-mode integrator, and SFG(Signal Flow Graph) method is used to realize the baseband filter. The simulated results show 2.12MHz cutoff frequency which is suitable for WCDMA baseband block.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.437-444
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• 2015

In simulation-based circuit optimization, many simulation runs may be wasted while evaluating infeasible designs, i.e. the designs that do not meet the constraints. To avoid such a waste, this paper investigates the use of support vector machine (SVM) classifiers in predicting the design's feasibility prior to simulation and the optimal selection of the SVM parameters, namely, the Gaussian kernel shape parameter ${\gamma}$ and the misclassification penalty parameter C. These parameters affect the complexity as well as the accuracy of the model that SVM represents. For instance, the higher ${\gamma}$ is good for detailed modeling and the higher C is good for rejecting noise in the training set. However, our empirical study shows that a low ${\gamma}$ value is preferable due to the high spatial correlation among the circuit design candidates while C has negligible impacts due to the smooth and clean constraint boundaries of most circuit designs. The experimental results with an LC-tank oscillator example show that an optimal selection of these parameters can improve the prediction accuracy from 80 to 98% and model complexity by $10{\times}$.