대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

고속 DRAM을 위한 Duty Cycle 보정 기능을 가진 Analog Synchronous Mirror Delay 회로의 설계

Duty Cycle-Corrected Analog Synchronous Mirror Delay for High-Speed DRAM

  • 최훈 (하이닉스반도체 메모리연구소) ;
  • 김주성 (성균관대학교 정보통신공학부) ;
  • 장성진 (삼성전자 메모리사업부) ;
  • 이재구 (성균관대학교 정보통신공학부) ;
  • 전영현 (삼성전자 메모리사업부) ;
  • 공배선 (성균관대학교 정보통신공학부)
  • Choi Hoon (Hynix Semiconductor, Memory R&D Division Design) ;
  • Kim Joo-Seong (School of Information and Communicaiton Engineering, Sungunkwan University) ;
  • Jang Seong-Jin (Samsung Electronics, Memory Division) ;
  • Lee Jae-Goo (School of Information and Communicaiton Engineering, Sungunkwan University) ;
  • Jun Young-Hyun (Samsung Electronics, Memory Division) ;
  • Kong Bai-Sun (School of Information and Communicaiton Engineering, Sungunkwan University)
  • 발행 : 2005.09.01
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초록

본 논문에서는 duty cycle-corrected analog synchronous mirror delay(DCC-ASMD)라고 불리는 새로운 구조의 내부 클럭 생성기를 제안한다. 제안된 회로는 임의의 duty ratio를 가진 외부 클럭에 대하여 duty ratio가 $50\%$로 보정된 내부 클럭을 2클럭 주기 만에 생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, $0.35\mu$m CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, $40\~60$의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50$\%$ duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에 발생시킬 수 있음을 확인하였다.

This paper describes a novel internal clock generator, called duty cycle-corrected analog synchronous mirror delay (DCC-ASMD). The proposed circuit is well suited for dual edge-triggered systems such as double data-rate synchronous DRAM since it can achieve clock synchronization within two clock cycles with accurate duty cycle correction. To evaluate the performance of the proposed circuit, DCC-ASMD was designed using a $0.35\mu$m CMOS process technology. Simulation results show that the proposed circuit generates an internal clock having $50\%$ duty ratio within two clock cycles from the external clock having duty ratio range of $40\;\~\;60$.

키워드

참고문헌

  1. F. M. Gardner, 'Charge-pump phase-locked loops,' IEEE Trans. on Comm. pp. 1849-1858, Nov. 1980
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