• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2007년도 춘계학술대회
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• pp.339-342
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• 2007

$Cu(In_{1-x}Ga_{x})Se_2$(CIGS)는 매우 큰 광흡수계수를 가지고 있으므로 박막형 태양전지의 광흡수층 재료로서 많은 연구가 진행되고 있다. 박막이 태양전지의 광흡수층으로 이용되기 위해서는 큰 결정크기와 평탄한 표면, 적당한 전기적 특성을 가져야 한다. 이러한 특성들은 CIGS 박막의 조성에 큰 영향을 받고 있는 것으로 보고되고 있다. 본 연구에서는 동시증발법을 이용하여 Cu/(In+Ga) 비를 0.9로 고정한 후 Ga 조성(Ga/(In+Ga)의 비 : 0.32, 0.49, 0.69, 0.8, 1)을 변화시켜 Wide band gap CIGS 박막태양전지를 만들었다. 기판은 soda line glass를 사용하였고 뒷면 전극으로는 Mo를 스퍼터링법으로 증착하였다. 또한 버퍼층으로는 기존에 쓰이고 있는 CdS를 CBD(Chemical Bath Deposition)법으로 층착시켰으며, 윈도우층으로는 i-ZnO/n-ZnO를 스파터링 법으로 층착하였다. 그리고 앞면전극으로는 Al을 E-beam 으로 증착하였다. 분석은 XRD, SEM, QE로 분석하였다. 위 실험에서 얻은 결과로는 Ga/(In+Ga)비가 증가할수록 Cu(In,Ga)Se2 박막은 회절 peak들이 큰 회절각으로 이동하였고, 이것은 Ga 원자와 In 원자의 원자반경의 차이에서 기인된 것으로 사료된다. 또한 Ga 조성이 증가할수록 단파장 쪽으로 이동하는 것을 볼 수 있으며, Voc가 증가하다가 에너지 밴드캡이 1.62 eV 이상에서는 Voc가 감소하는 것을 볼 수 있는데 이것은 Ga 조성이 증가할수록 에너지 밴드캡이 커지면서 defect level 이 존재하기 때문인 것으로 사료된다. Ga/(In+Ga)비가 1일 때의 변환효율은 8.5 %이고， Voc : 0.74 (V), Jsc : 17.2 ($mA/cm^{2}$), F.F : 66.6(%) 이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.115-115
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• 1999

GaN는 직접천이형 wide band gap(3.4eV) 반도체로서 청색/자외선 발광소자 및 고출력 전자장비등에의 응용성 때문에 폭넓게 연구되고 있다. 이러한 넓은 분야의 응용을 위해서는 열 적으로 안정된 Ohmic contact을 반드시 실현되어야 한다. n-type GaN의 경우에는 GaN계면에서의 N vacancy가 n-type carrier로 작용하기 때문에 Ti, Al, 같은 금속을 접합하여 nitride를 형성함에 의해서 낮은 접촉저항을 갖는 Ohmic contact을 하기가 쉽다. 그러나 p-type의 경우에는 일 함수가 크고 n-type와 다르게 nitride가 형성되지 않는 금속이 Ohmic contact을 할 가능성이 많다. 시료는 HF(HF:H2O=1:1)에서 10분간 초음파 세척을 한 후 깨끗한 물에 충분히 헹구었다. 그런 후에 고순도 Ar 가스로 건조시켰다. Pd와 Ni은 열적 증착법(thermal evaporation)을 사용하여 p-GaN에 상온에서 증착하였다. 현 연구에서는 열처리에 의한 Pd의 clustering을 줄이기 위해서 wetting이 좋은 Ni을 Pd 증착 전과 후에 삽입하였으며, monchromatic XPS(x-ray photoelectron spectroscopy) 와 SAM(scanning Auger microscopy)을 사용하여 열처리 전과 40$0^{\circ}C$, 52$0^{\circ}C$ 그리고 695$0^{\circ}C$에서 3분간 열처리 후의 온도에 따른 morphology 변화, 계면반응(interfacial reaction) 및 벤드 휨(band bending)을 비교 연구하였다. Nls core level peak를 사용한 band bending에서 Schottky barrier height는 Pd/Ni bi-layer 접합시 2.1eV를, Ni/Pd bi-layer의 경우에 2.01eV를 얻었으며, 이는 Pd와 Ni의 이상적인 Schottky barrier height 값 2.38eV, 2.35eV와 비교해 볼 때 매우 유사한 값임을 알 수 있다. 시료를 후열처리함에 의해 52$0^{\circ}C$까지는 barrier height는 큰 변화가 없으나, $650^{\circ}C$에서 3분 열처리 후에 0.36eV, 0.28eV 만큼 band가 더 ？을 알 수 있었다. Pd/Ni 및 Ni/Pd 접합시 $650^{\circ}C$까지 후 열 처리 과정에서 계면에서 matallic Ga은 온도에 비례하여 많은 양이 형성되어 표면으로 편석(segregation)되어지나, In-situ SAM을 이용한 depth profile을 통해서 Ni/Pd, Pd/Ni는 증착시 uniform하게 성장함을 알 수 있었으며, 후열처리 함에 의해서 점차적으로 morphology 의 변화가 일어나기 시작함을 볼 수 있었다. 이는 $650^{\circ}C$에서 열처리 한후의 ex-situ AFM을 통해서 재확인 할 수 있었다. 이상의 결과로부터 GaN에 Pd를 접합 시 심한 clustering이 형성되어 Ohoic contact에 문제가 있으나 Pd/Ni 혹은 Ni/Pd bi-layer를 사용함에 의해서 clustering의 크기를 줄일 수 있었다. Clustering의 크기는 Ni/Pd bi-layer의 경우가 작았으며, $650^{\circ}C$ 열처리 후에 barrier height는 Pd/Ni bi-layer의 경우에도 Ni의 영향을 받음을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.251-251
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• 2011

ZnO는 투명전극, 태양전지, 광전소자, 다이오드, 센서, 산화물 TFT 등에 널리 사용되는 재료로서, hexagonal wurtzite 결정구조, 약 3.37eV 정도의 넓은 밴드갭, 60mV의 여기 바인딩 에너지를 가지는 것으로 알려져있다. 순수한 ZnO 박막은 일반적으로 n-형 특성을 나타내고 있지만, ZnO-based 광전소자 분야에서는 p-형 전도의 부족이라는 큰 단점을 가지고 있으며 광전소자로서의 ZnO의 응용에서 n-형과 p-형 전도는 둘다 필수적이다. 또한 ZnO 박막의 억셉터 농도를 증가시키기 위해서 억셉터(N,P)와 도너(Ga,Al,In)를 동시치환시킨 몇몇 연구가 있어왔다.본 연구에서는 Al과 P를 동시치환시킨 Al0.02-XP0.01+xZn0.970 (x=0, 0.005, 0.01) 조성에서 산소 분압을 변화 시켰을때의 박막의 구조적, 전기적 특성에 대해 관찰하였다. 박막의 경우는 c-plane 사파이어 기판에서 PLD 로 증착시켰다.

• Journal of Electrical Engineering and information Science
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• 제2권4호
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• pp.99-105
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• 1997

The new classified model for N-p heterojunction diode is derived and used extensively in analyzing the current-voltage(I-V) characteristics of the HBTs. A new classification method is presented in order to simplify I-V equations and easily applied to the modeling of HBTs. This classification method is characterized by the properties of devices such as high level injection, the thickness of one or both bulk regions, the surface recombination and the generation-recombination. The simulation results using the proposed model agree well with the experimentally observed I-V behaviors and show good efficiencies in its application to HBTs with respect to mathematical formulation.

• 한국진공학회지
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• 제22권6호
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• pp.335-340
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• 2013

본 논문은 InP 식각정지층을 갖는 MHEMT 소자의 항복전압을 증가시키기 위한 시뮬레이션 설계 논문이다. MHEMT 소자의 게이트 리세스 구조 및 채널 구조를 변경하여 시뮬레이션을 수행하였고 비교 분석하였다. MHEMT 소자의 드레인 측만을 완전히 제거한 비대칭 게이트 리세스 구조인 경우 $I_{dss}$ 전류가 90 mA에서 60 mA로 줄어들지만 항복 전압은 2 V에서 4 V로 증가함을 확인하였다. 이는 $Si_3N_4$ 보호층과 InAlAs 장벽층 사이의 계면에서 형성되는 전자-포획 음의 고정전하로 인해 채널층에서의 전자 공핍이 심화되어 나타나는 현상으로 이는 채널층의 전류를 감소시켜 충돌이온화를 적게 형성시켜 항복전압을 증가시킨다. 또한, 동일한 구조의 비대칭 게이트 리세스 구조에서 채널층을 InGaAs/InP 복합 채널로 바꾸어 설계한 구조에서는 항복전압이 5 V로 증가하였다. 이는 높은 드레인 전압에서 InP 층의 적은 충돌이온화와 이동도로 인해 전류가 더 감소했기 때문이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권3호
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• pp.125-130
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• 2006

The optical gain and the luminescence of a ZnO quantum well with MgZnO barriers is studied theoretically. We calculated the non-Markovian optical gain and the luminescence for the strained-layer wurtzite quantum well taking into account of the excitonic effects. It is predicted that both optical gain and luminescence are enhanced for the ZnO quantum well when compared with those of InGaN-AlGaN quantum well structure due to the significant reduction of the piezoelectric effects in the ZnO-MgZnO systems.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권2호
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• pp.117-123
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• 2004

A 30 nm $In_{0.7}GaAs$ High Electron Mobility Transistor (HEMT) with triple-gate has been successfully fabricated using the $SiO_2/SiN_x$ sidewall process and BCB planarization. The sidewall gate process was used to obtain finer lines, and the width of the initial line could be lessened to half by this process. To fill the Schottky metal effectively to a narrow gate line after applying the developed sidewall process, the sputtered tungsten (W) metal was utilized instead of conventional e-beam evaporated metal. To reduce the parasitic capacitance through dielectric layers and the gate metal resistance ($R_g$), the etchedback BCB with a low dielectric constant was used as the supporting layer of a wide gate head, which also offered extremely low Rg of 1.7 Ohm for a total gate width ($W_g$) of 2x100m. The fabricated 30nm $In_{0.7}GaAs$ HEMTs showed $V_{th}$of -0.4V, $G_{m,max}$ of 1.7S/mm, and $f_T$ of 421GHz. These results indicate that InGaAs nano-HEMT with excellent device performance could be successfully fabricated through a reproducible and damage-free sidewall process without the aid of state-of-the-art lithography equipment. We also believe that the developed process will be directly applicable to the fabrication of deep sub-50nm InGaAs HEMTs if the initial line length can be reduced to below 50nm order.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 추계학술발표대회
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• pp.49.2-49.2
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• 2009

투명전극은 디스플레이, 태양전지와 같은 광전자 소자에 필수적이며, 지금까지 개발된 재료 중에는 ITO가 가장 투명하면서 전기전도도가 높고 생산성도 좋기 때문에 투명전극의 재료로 사용하고 있다. ITO는 낮은 비저항(${\sim}10^{-4}{\Omega}cm$) 과 높은 투과율 (~85 %), 상대적으로 넓은 밴드갭 에너지 (3.5 eV) 의특성과 같이 뛰어난 전기적 광학적 특성에 반해서 높은 원자재 가격, 불안정한 공급량 등으로 인한 문제점이꾸준히 제기되고 있다. 따라서 $In_2O_3$:Sn, ZnO:Al, ZnO:Ga, ZnO:F, ZnO:B, TiN 등과 같은 물질들로대체하려는 연구가 활발하게 진행되고 있다. ZnO는 ITO보다원자재의 수급이 원활하기 때문에 원가가 낮으며, 상대적으로 낮은 온도에서도 제작이 가능하다. 또한 화학적으로 안정적이므로 ZnO에 Al, Ga 등의 3족 원소를 도핑함으로써 낮은 비저항의 박막 제작이 가능하고, ITO 박막과 비교하여 etching이 쉬우며 기판과의 접착성이 좋으며, sputtering 공정시 plasma 분위기에서의 안정성이 뛰어나고 박막증착율이 높기 때문에 투명전극으로 적합한 재료이다. 본 연구에서는 cylindrical type의 Aldoping된 ZnO single target을 사용하여 박막 증착 압력의 변화를 주어 유리기판 위에 DC sputtering을 하였다. Fieldemission scanning electron microscope (FESEM)을 통해 ZnO:Al 박막의 표면의 형상과 두께를 확인하였으며, X-ray diffraction (XRD) 분석을 통해 박막의 결정학적 특성을 관찰하였다. 투명전극용 물질로서 ZnO:Al 박막의 적합성 여부를 확인하기 위하여 Van der Pauw 방법을 이용하여 박막의 비저항, 전자 이동도, 캐리어 농도를 측정하였으며, 박막의 기계적 성질 및 표면 접착성을 확인하기 위하여 nano-indentaion 분석을 하였다. 또한 UV-vis spectrophotometer를 이용하여 ZnO:Al 박막의 투과율을 분석하여 투명전극으로의 응용 가능성을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.166-166
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• 2010

Recently, TFTs based on amorphous oxide semiconductors (AOSs) such as ZnO, InZnO, ZnSnO, GaZnO, TiOx, InGaZnO(IGZO), SnGaZnO, etc. have been attracting a grate deal of attention as potential alternatives to existing TFT technology to meet emerging technological demands where Si-based or organic electronics cannot provide a solution. Since, in 2003, Masuda et al. and Nomura et al. have reported on transparent TFTs using ZnO and IGZO as active layers, respectively, much efforts have been devoted to develop oxide TFTs using aforementioned amorphous oxide semiconductors as their active layers. In this thesis, I report on the performance of thin-film transistors using amorphous indium gallium zinc oxides for an active channel layer at room temperature. $SiO_2$ was employed as the gate dielectric oxide. The amorphous indium gallium zinc oxides were deposited by RF magnetron sputtering. The carrier concentration of amorphous indium gallium zinc oxide was controlled by oxygen pressure in the sputtering ambient. Devices are realized that display a threshold voltage of 1.5V and an on/off ration of > $10^9$ operated as an n-type enhancement mode with saturation mobility with $9.06\;cm^2/V{\cdot}s$. The devices show optical transmittance above 80% in the visible range. In conclusion, the fabrication and characterization of thin-film transistors using amorphous indium gallium zinc oxides for an active channel layer were reported. The operation of the devices was an n-type enhancement mode with good saturation characteristics.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권1호
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• pp.27-32
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• 2003

Highly reproducible side-wall process for the fabrication of the fine gate length as small as 40nm was developed. This process was utilized to fabricate 40nm InGaAs HEMTs with the 65% strained channel. With the usage of the dual $SiO_2$ and $SiN_x$ dielectric layers and the proper selection of the etching gas, the final gate length (Lg) was insensitive to the process conditions such as the dielectric over-etching time. From the microwave measurement up to 40GHz, extrapolated fT and fmax as high as 371 and 345 GHz were obtained, respectively. We believe that the developed side-wall process would be directly applicable to finer gate fabrication, if the initial line length is lessened below the l00nm range.