• 한국전기전자재료학회논문지
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• 제31권5호
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• pp.278-282
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• 2018

We propose a SPICE model of drain-induced barrier lowering (DIBL) for a junctionless cylindrical surrounding gate (JLCSG) MOSFETs. To this end, the potential distribution in the channel is obtained via the Poisson equation, and the threshold voltage model is presented for the JLCSG MOSFET. In a JLCSG nano-structured MOSFET, a channel radius affects the carrier transfer as well as the channel length and oxide thickness; therefore, DIBL should be expressed as a function of channel length, channel radius, and oxide thickness. Consequently, it can be seen that DIBLs are proportional to the power of -3 for the channel length, 2 for the channel radius, 1 for the thickness of the oxide film, and the constant of proportionality is 18.5 when the SPICE parameter, the static feedback coefficient ${\eta}$, is between 0.2 and 1.0. In particular, as the channel radius and the oxide film thickness increase, the value of ${\eta}$ remains nearly constant.

• 전자공학회논문지
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• 제49권12호
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• pp.194-200
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• 2012

본 논문에서는 SPICE 시뮬레이션을 위한 고전압 insulated gate bipolar transistor(IGBT)의 개선된 모델을 제안하였다. IGBT를 부속 소자인 MOSFET과 BJT의 조합으로 구성하고, 각 소자의 각종 파라미터 값을 조절하여 기본적인 전류-전압 특성과 온도변화에 따른 출력특성의 변화 등을 재현하였다. 그리고 비선형적인 리버스 트랜스퍼 커패시턴스 등의 기생 커패시턴스의 전압에 따른 변화를 높은 정확도로 재현하기 위해, 복수의 접합 다이오드, 이상적인 전압 및 전류 증폭기, 전압제어 저항, 저항과 커패시터 수동소자 등을 추가하였다. 본 회로모델을 1200V급의 트렌치 게이트 IGBT의 모델링에 이용하였으며, 실측자료와 비교하여 통해 모델의 정확도를 검증하였다.

• 전자공학회논문지 IE
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• 제48권4호
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• pp.13-18
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• 2011

본 논문에서는 LDO 레귤레이터의 공정변화에 따른 특성변화를 1 ${\mu}m$ 20 V 고 전압 CMOS 공정을 사용하여 시뮬레이션 하였다. 공정변화에 따른 3종류의 SPICE 파라미터(문턱전압과 실효채널길이가 평균적인 Typ(typical), 평균 이하인 FF(fast), 평균 이상인 SS(slow) 파라미터)를 LDO 레귤레이터 시뮬레이션에 활용하였다. 시뮬레이션 결과,SS 파라미터 사용의 경우, 라인 레귤레이션이 3.6 mV/V, 부하 레귤레이션이 0.4 mV/mA, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.86 ${\mu}s$였다. 그리고 Typ 파라미터 사용의 경우, 라인 레귤레이션이 4.2 mV/V, 부하 레귤레이션이 0.44 mV/mA, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.62 ${\mu}s$였다. 마지막으로 FF 파라미터 사용의경우 라인 레귤레이션이 7.0 mV/V, 부하 레귤레이션이 0.56 mV/mA, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.27 ${\mu}s$였다. 향후, 이러한 공정변화에 따른 회로 특성의 변화를 고려한 효율적 회로설계가 필요할 것으로 사료된다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.54-61
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• 1999

SPICE MOS 모델을 외부 다이오드를 추가하는 방식을 사용하여, 기판 분포저항을 고려한 MOS 트랜지스터의 매크로 모델 형태를 제안하였다. 본 매크로 모델을 사용하여 W=200㎛, L=0.8㎛의 NMOS 트랜지스터를 기준으로 시행한 s-파라미터의 시뮬레이션치를 s-파라미터 측정치에 fitting 하는 과정을 통해 RF 영역에 적용 가능한 모델 세트를 확보하고 RF 영역에서의 기판 저항의 분포 효과를 분석하였다. s-파라미터로부터 환산된 AC 저항 및 커패시턴스와 같은 물리적 파리미터의 시뮬레이션치를 측정치와 비교함으로써 시뮬레이션된 s-파라미터의 신빙성을 확인하였다. 10GHz 이하의 주파수 영역에 대해서는 접합 다이오드가 포함되어 있는 기존 SPICE의 MOS 모델을 그대로 사용하고 게이트 노드와 기판 노드에 적절한 lumped 저항 한 개씩을 추가하는 간단한 형태의 매크로 모델을 사용하는 것이 적절하다고 판단된다.

• 한국통신학회논문지
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• 제15권3호
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• pp.197-212
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• 1990

빠른 설계 시간 및 재 설계 가능성 부여 등에 주안점을 두어 고성능의 단일 칩 16-bit data path를 설계하였다. 원칙적인 설계 방법의 체계적인 연구를 위하여 module화의 개념을 근간으로한 설계방법을 도입하였으며, 이에 따라 각 내부블럭이 bus에 연결되어 독립적으로 동작하는 subsystem이 되도록 이를 결합하여 전체 시스템의 설계를 완성하였다. 시스템은 data path이다. Data path는 16-bit의 데이터를 처리하는 부분으로 ALU(Arithmetic Logic Unit), register file, barrel shifter 및 bus 회로로 구성된다. 이 회로에서의 게이트의 폭과 길이는 spice2를 사용하여서 결정하였다. 회로 시뮬레이션의 결과는 기대하였던 회로 특성과 잘 일치하였다.

• 한국컴퓨터정보학회논문지
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• 제9권3호
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• pp.1-6
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• 2004

객체 모델링 기법의 그래픽 표현을 이용하여 자료의 추상화, 캡슐화, 모듈화, 계층화 할 수 있는 새로운 그래픽 정보시스템 개발 기술이 절실히 필요하다. 그래픽 자료의 추상화 방법을 개선하기 위하여 복합객체 기술로 자료의 추상화와 계층화 개념을 기반으로 모델링하였으며, 메쉬, 레이어, 세그먼트, 인스턴스 등과 같은 여러 가지 도형요소의 클래스들을 지원하는 분류화와 다중상속 관계모델을 제안한다. 객체 모델링 기법과 스파이스 참조 모델을 이용하여 간단한 그래픽 정보시스템 개발사례를 통하여 소프트웨어 개발주기와 소프트웨어 유지보수 비용을 줄일 수 있는 요구사항을 지원하는 객체 표현 방법의 데이터 모델링 기법을 비교하고 평가한다.

• Bulletin of the Korean Chemical Society
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• 제30권1호
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• pp.35-42
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• 2009

Headspace micro solid phase extraction using mulberry paper bag (HS-MPB-$\mu$-SPE) has been developed and validated for the analysis of volatile flavor compounds from five spice by gas chromatography-mass spectrometry (GC/MS). HS-MPB-$\mu$-SPE was performed with adsorbent particles enclosed inside a mulberry paper bag. Four different kinds of adsorbents such as Tenax TA, Porapack Q, dimethylpolysiloxane and polyethylene glycol were tested. The extraction solvents compared were petroleum ether, methylene chloride, and chloroform. Better results were obtained when Tenax TA and petroleum ether were used. The limit of detection (LOD) and the limit of quantitation (LOQ) were in the range of 1.3 ng/mL and 4.3 ng/mL, respectively, for o-cymene as a model compound of monoterpene. Proposed method showed good reproducibility (3.3%, RSD) and good recoveries (94.0%). The HS-MPB- μ-SPE is very simple to use, inexpensive, rapid, requires small sample amounts and solvent consumption. Because the solvent for extraction is reduced to only a very small volume (0.6 mL), there is minimal waste or exposure to toxic organic solvent and no further concentration step. This method allows successful characterization of the headspace in contact with the five spice sample. Strong trans-anethole from star anise or fennel is a characteristic flavor of five spice powders. HS-MPB-$\mu$-SPE combined with GC/MS can be a promising technique for the broad spectrum measurement of volatile aroma compounds from solid spices.

• ETRI Journal
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• 제34권4호
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• pp.633-636
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• 2012

A dynamic analysis of an amorphous silicon (a-Si) thin film transistor liquid crystal display (TFT-LCD) pixel is presented using new a-Si TFT and liquid crystal (LC) capacitance models for a Simulation Program with Integrated Circuit Emphasis (SPICE) simulator. This dynamic analysis will be useful when predicting the performance of LCDs. The a-Si TFT model is developed to accurately estimate a-Si TFT characteristics of a bias-dependent gate to source and gate to drain capacitance. Moreover, the LC capacitance model is developed using a simplified diode circuit model. It is possible to accurately predict TFT-LCD characteristics such as flicker phenomena when implementing the proposed simulation model.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.91-98
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• 2004

본 논문은 일반적인 SPICE 시뮬레이터에서 사용 가능한 PCB 평판 해석 모형을 제안한다. 제안된 모형은 주파수에 따라 증가하는 두 가지 손실, 즉, 표피 손실과 유전 손실의 영향을 반영한다. 평판은 메시(mesh) 구조로 조각을 낸 후, 각각의 단위모형은 전송선 소자와 손실 모형을 이용하여 모형화된다. 손실 모형은 DC 손실을 위해서 하나의 저항이 요구되고, 표피 손실을 위해 직렬 RL ladder 회로, 유전 손실을 위해서 직렬 RC ladder 회로가 요구된다. 제안된 모형의 검증을 위해 주파수 가변저항을 사용한 SPICE ac 해석결과를 통해 비교하고, 전형적인 데스크탑 PC용 FR4 4층 PCB 적층 구조를 만들어 VNA 측정치와도 비교할 것이다. 이 모형은 RLGC 수동 소자들로만 구성되므로 주파수 영역 및 시간 영역에서도 다양한 선형/비선형 소자들과 결합하여 과도 해석이 가능하다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1992년도 하계학술대회 논문집 B
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• pp.1012-1015
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• 1992

A gate-turn-off thyristor (GTO) that has a fuction of self-commutation is a device that can be turned on like a thyristor with a single pulse of gate current and turned-off by injecting a negative gate current pulse. GTOs have been in existence almost from the beginning of thyristor era, recently are these devices being developed with large power-handling capabilities and improved performance, and they are gaining popularity In conversion equipment. In this paper, the effects of internal parameters of GTO model using a circuit containing two transistors and three resistors the switching operation and the turn-off snubber characteristics is investigated using SPICE program.