• 한국정보통신학회논문지
• /
• 제20권12호
• /
• pp.2317-2325
• /
• 2016

본 논문은 reference driver를 이용한 10비트 10MS/s 축차근사형(SAR: Successive Approximation Register) 아날로그-디지털 변환기(ADC: Analog-to-Digital Converter)를 제안한다. 제안하는 SAR ADC는 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter), 비교기, SAR 로직, 그리고 공급 전압 노이즈에 대한 내성을 향상시키는 reference driver로 구성된다. ${\pm}0.9V$의 아날로그 입력전압을 가지는 SAR ADC를 위해 reference driver는 0.45V, 1.35V의 기준 전압을 생성한다. 설계된 SAR ADC는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 1.8V의 공급전압을 사용하였다. 제안된 SAR ADC는 reference driver를 이용하여 +/- 200mV의 공급 전압 변화에서도 ${\pm}0.9V$의 입력 범위를 유지한다. 10MS/s의 샘플링 주파수에서 5.32mW의 전력을 소모한다. 측정된 ENOB는 9.11 비트 이며, DNL과 INL은 각각 +0.60/-0.74 LSB와 +0.69/-0.65 LSB이다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (2)
• /
• pp.212-214
• /
• 2000

본 논문은 웨이브릿을 기반으로 하는 EZW(Embedded Zerotree Wavelet) 복호기의 설계와 구현에 대하여 소개한다. EZW 부호화는 zerotree를 이용하는 부호화 방법으로서 웨이브릿 변환된 영상이 지니고 있는 계수의 특징을 잘 활용한 부호화 방법이다. EZW 복호화는 EZW 부호화와 대칭 관계를 갖는 구조로 구성되어 있다. EZW 복호기는 부호화의 결과로 생성된 파일의 bit stream을 입력으로 받아서 dominant와 subordinate pass로 구성된 2-pass의 EZW 복호화 과정을 수행하여 부호화 이전의 웨이브릿 변환된 입력 영상의 계수값을 복원한다. 복원된 웨이브릿 변환된 영상의 계수 값은 IDWT(Inverse Discrete Wavelet Transform)를 수행하여 부호화 되기 이전의 원래의 영상으로 재구성된다.

• 대한전자공학회논문지SD
• /
• 제40권5호
• /
• pp.312-320
• /
• 2003

본 논문에서는 고속 평판 디스플레이 응용을 위한 8b 200 MHz 0.18 um CMOS A/D 변환기 (Analog-to-Digital Converter:ADC)를 제안한다. 제안하는 A/D 변환기는 200 MHz의 샘플링 클럭 속도에서 샘플링 클럭 속도보다 더 높은 입력 대역폭을 얻기 위해서 개선된 bootstrapping 기법을 사용한다. Bootstrapping 기법이 적용된 샘플-앤-흘드 증폭기(Sample-and-Hold Amplifier. SHA)는 기존의 회로 보다 향상된 정확도를 가지며, 1.7 V의 전원 전압, 200 MHz의 샘플링 클럭, 500 MHz의 정현파 입력에서 SHA의 출력을 FFT(Fast Fourier Transform) 분석한 결과 7.2 비트의 유효 비트 수(effective number of bits)를 나타내었다. 또한 병합 캐패시터 스위칭 (Merged-Capacitor Switching:MCS) 기법을 사용하여 기존의 A/D 변환기에 사용되는 캐패시터의 숫자를 50 % 줄임으로써 샘플링 속도를 높임과 동시에 면적을 최소화하였다. 제안하는 40 변환기는 0.18 um n-well single-poly quad-metal CMOS 공정을 사용하여 모의 실험 되었으며, 1.7 V 전원 전압, 200 MHz의 샘플링 클럭에서 73 mW의 전력을 소모한다.

• 한국전자통신학회논문지
• /
• 제14권1호
• /
• pp.185-190
• /
• 2019

본 연구는 유리차수 미분의 수학적인 방법을 시스템의 응답을 제어하는 제어기에 적용하고자 한다. 일반적인 PID제어기의 라플라스 변환은 s의 정수지수를 갖게 된다. 유리차수의 미분은 라플라스 변환에서 s에 대한 유리수 지수를 갖게 된다. 따라서 이를 제어기로 구성하기 위해서는 유리수 지수에 대한 설계가 적절하지 않아 이산시간으로 변환하여 설계하는 방법을 제안한다. 이를 표준 2차 시스템에 적용하여 성능을 살펴보고, 산업현장에서 많이 사용되는 솔레노이드밸브에 적용한다. 외란 상태의 추정이 가능하도록 루엔버거 관측기를 설계하고 관측된 상태에 대하여 유리차수 제어기를 적용하여 균일하며 정밀한 제어성능을 얻을 수 있었다. 정상상태의 위치오차가 0.1 [%]이내이고, 기동시간이 약 0.3 [s]이내의 정밀하며 균일한 위치제어성능 가짐을 확인할 수 있었다.

• 한국정보통신학회논문지
• /
• 제20권3호
• /
• pp.577-582
• /
• 2016

전류 컨베이어를 사용하는 카운터 타입의 동기형 시간-디지털 변환기를 공급전압 3volts에서 $0.18{\mu}m$ CMOS 공정을 이용하여 설계하였다. 비동기 시간-디지털 변환기의 단점을 보완하기 위해 클록은 시작신호가 인가되면 시작신호와 동기화되어 생성된다. 비동기형 시간-디지털 변환기에서 디지털 출력 값의 에러는 클록주기인 $-T_{CK}$에서 $T_{CK}$이다. 그러나 동기형 시간-디지털 변환기의 경우 에러는 0에서 $T_{CK}$이다. 시작신호와 클록의 동기화로 인하여 시간간격 신호를 디지털 값으로 변환할 때 출력 값의 에러 범위는 감소한다. 또한 고주파의 외부 클럭을 사용하지 않음에 따라 회로의 구성이 간단하다. 설계된 시간-디지털 변환기의 동작은 HSPICE 시뮬레이션을 통하여 확인하였다.

• 대한전자공학회논문지SD
• /
• 제38권5호
• /
• pp.367-373
• /
• 2001

8개의 N과 P채널 EEPROM을 이용하여 A/D 변환기를 설계하였다. 프로그래밍 모드에서 EEPROM의 선형적 저장능력을 관찰하기 위해 MOSIS의 1.2㎛ double-poly CMOS 공정을 이용하여 셀이 제작되었다. 그 결과 1.25V와 2V구간에서 10㎷ 미만의 오차 내에서 셀이 선형적으로 프로그램 되는 것을 보았다. 이러한 실험 결과를 이용하여 프로그램 가능한 A/D 변환기의 동작이 Hspice에서 시뮤레이션 되었으며, 그 결과 A/D 변환기가 37㎼의 전력을 소모하고 동작주파수는 333㎒ 정도인 것으로 관찰되었다.

• 한국정보통신학회논문지
• /
• 제23권2호
• /
• pp.165-172
• /
• 2019

두 개 이상의 동축선을 사용하여 한 쪽은 동축선을 직렬로 연결하고, 반대 쪽은 동축선을 병렬로 연결하면 광대역에서 동작하는 임피던스 변환회로가 된다. 동축선을 이용한 광대역 임피던스 변환회로는 동축선의 외곽 도체를 임피던스 변환에 이용하기 때문에 수식 또는 시뮬레이션 프로그램을 통한 예측이 매우 어렵다. 본 논문에서는 ${\lambda}/4$-마이크로스트립 선로 임피던스 변환회로의 선로 신호 감쇄에 대한 전달 특성(S21) 해석을 바탕으로 $25{\Omega}$ 동축선 두 개를 이용한 광대역 4:1($50{\Omega}:12.5{\Omega}$) 전송선로 임피던스 변환회로를 제작하여 동작 특성을 살펴보았다. 두 개의 동축선을 이용한 광대역 임피던스 변환기는 동축선의 길이를 90도(${\lambda}/4$)로 인식하는 주파수에서 신호 전달 특성(S21)이 급격히 감소하는 노치 특성이 발생하였다. 또한, 동축선 길이의 $0.06{\sim}0.2{\lambda}$에 해당하는 주파수 범위에서 신호 전달특성(S21) -0.2dB 이내의 값을 가졌다. 이러한 신호 전달특성(S21)은 출력 단에 연결된 마이크로스트립 선로의 길이 변화를 통해 약간의 동작 주파수 범위 변화와 원하는 주파수에서 최적의 신호 전달특성(S21)을 설정할 수 있음을 확인하였다.

• 한국정보통신학회논문지
• /
• 제26권8호
• /
• pp.1188-1195
• /
• 2022

6-단자 위상 상관기는 동위상 전력 분배기 한 개와 3-dB 90도 위상차 전력 분배기 세 개로 구성된 회로로 입력 신호의 위상을 판별하는 복조 회로에 주로 사용된다. 본 논문에서는 37.5-Ω 동축선 3개를 이용한 광대역 2:1 임피던스 변환 회로 구조의 동위상 전력 분배기와 Wireline 이용한 3-dB 90도 위상차 전력 분배기를 사용하여 광대역에서 동작하는 6-단자 위상 상관기를 제안하였다. 중심 주파수 1000MHz에서 제작된 제안된 광대역 6-단자 위상 상관기는 640~1270MHz 주파수 범위에서 동위상 전력 분배기 입력 신호에 대한 4개의 출력 단자로의 신호 전달 특성(S_i1)은 세기 -6.5±0.6dB와 위상 오차 ±3.4° 이내, 90도 위상차 전력 분배기 입력 신호에 대한 신호 전달 특성(S_i2)은 세기 -6.1±0.6dB와 위상 오차 ±6.2° 이내, 입력 반사계수(S₁₁ and S₂₂) -14dB 이하의 안정적인 값을 가졌다.

• 전자공학회논문지
• /
• 제54권2호
• /
• pp.47-52
• /
• 2017

본 논문에서는 생체 신호 처리를 위한 중간 속도를 갖는 A/D 변환기 설계를 위하여 1.8V 전원의 CMOS SAR(Successive Approximation Register) A/D 변환기를 설계하였다. 본 논문에서 C-DAC Array의 MSB단을 4분할하여 선형성을 향상시킨 10비트 SAR A/D 변환기 설계를 제안한다. 아날로그 입력이 인가되는 MSB 단의 전하가 충전되는 시간을 확보하여 선형성을 높였다. MSB단이 아날로그 입력을 샘플링하는 블록이기 때문에 초기 값을 보다 정교하게 받아들이는 원리를 통해 선형성을 확보하였다. C-DAC에서 Split 커패시터를 사용하여 면적을 최소화하고, 전력을 감소시켰다. 제안된 SAR A/D 변환기는 0.18um CMOS 공정을 이용하여 설계하였고, 공급 전압 1.8V에서 4MS/s의 변환속도를 가지며, 7.5비트의 ENOB(Effective Number of Bit)이 측정되었다. $850{\times}650um^2$의 면적, 총 전력소모는 123.105uW이고, 170.016fJ/step의 FOM(Figure of Merit)을 확인할 수 있다.

• 정보처리학회논문지A
• /
• 제11A권2호
• /
• pp.195-202
• /
• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.