• Macromolecular Research
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• 제12권5호
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• pp.474-477
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• 2004

We present simple, low-cost methods for the fabrication of polymeric waveguides that have large core sizes for use as optical interconnects. We have used both hot embossing and micro-contact printing techniques for the fabrication of multimode waveguides using the same materials. Rectangular and large-core (60${\times}$60 $\mu\textrm{m}$$^2$) channels were readily prepared when using these methods. The dimensions of the embossed and printed channels were the same as those of the pattern on the original master. The polymeric waveguides that we fabricated with large core sizes exhibited a low propagation loss of 0.1 dB/cm at 850 nm, which indicates that hot embossing and micro-contact printing are suitable techniques for the fabrication of optical waveguides having large-core.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.320-330
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• 2012

In this paper, we investigate the power integrity of grid structures for power and ground distribution on printed circuit board (PCB). We propose the 2D transmission line method (TLM)-based model for efficient frequency-dependent impedance characterization and PCB-package-integrated circuit (IC) co-simulation. The model includes an equivalent circuit model of fringing capacitance and probing ports. The accuracy of the proposed grid model is verified with test structure measurements and 3D electromagnetic (EM) simulations. If the grid structures replace the plane structures in PCBs, they should provide effective shielding of the electromagnetic interference in mobile systems. An analytical model to predict the shielding effectiveness (SE) of the grid structures is proposed and verified with EM simulations.

• 한국전자파학회논문지
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• 제29권10호
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• pp.758-765
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• 2018

본 논문은 65-nm Complemetary Metal-Oxide-Semiconductor(CMOS) 공정으로 설계한 송신 1채널, 수신 2채널을 내장한 24 GHz 송수신 칩과 이 칩을 이용하여 제작한 24 GHz Frequency Modulated Continuous Wave(FMCW) 레이다 모듈을 제시한다. CMOS 송수신 칩은 14체배기, 저잡음 증폭기, 하향 변환 믹서, 전력 증폭기를 포함하고 있다. 송신 출력은 23.8~24.36 GHz 대역에서 10 dBm 이상이며, 위상 잡음은 1 MHz 오프셋에서 -97.3 dBc/Hz이다. 수신기는 25.2 dB의 변환 이득과 -31.7 dBm의 $P_{1dB}$를 갖는다. 송수신 칩은 모두 합해 295 mW를 소모하고 $1.63{\times}1.6mm^2$의 면적을 차지한다. 레이다 시스템은 FR4 기판과 저손실 듀로이드 기판을 적층하여, 저손실 기판위에 칩과 안테나 및 고주파 전송선을 배치하고, 바이어스 회로와 이득 블록, FMCW 신호 발생 블록은 FR4 기판에 집적하여 하나의 레이다 모듈을 구성하였다. 안테나는 패치 형태로 송신 안테나는 $4{\times}4$ 패치 안테나로 14.76 dBi의 안테나 이득을 수신 안테나는 $4{\times}2$ 패치 안테나로 11.77 dBi의 안테나 이득을 구현하였다. 코너 리플렉터를 사용하여 거리 및 방위각 탐지 실험을 수행하였고, 정상 동작을 확인하였다.

• 한국재료학회지
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• 제29권9호
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• pp.532-541
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• 2019

Information and communication technologies are developing rapidly as IC chip size becomes smaller and information processing becomes faster. With this development, digital circuit technology is being widely applied to mobile phones, wireless LANs, mobile terminals, and digital communications, in which high frequency range of GHz is used. In high-density electronic circuits, issues of noise and EMC(Electro-Magnetic Compatibility) arising from cross talk between interconnects or devices should be solved. In this study, sheet-type electromagnetic wave absorbers that cause electromagnetic wave attenuation are fabricated using composites based on soft magnetic metal powder and silicon rubber to solve the problem of electromagnetic waves generated in wireless communication products operating at the frequency range of 2.4 GHz. Sendust(Fe-Si-Al) and carbonyl iron(Fe-C) were used as soft magnetic metals, and their concentrations and sheet thicknesses were varied. Using soft magnetic metal powder, a sheet is fabricated to exhibit maximum electromagnetic attenuation in the target frequency band, and a value of 34.2dB(99.9 % absorption) is achieved at the target frequency.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.53-60
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• 2005

최근 낮은 기가비트급 광통신 집적회로의 구현에 sub-micron CMOS 공정이 적용되고 있다. 본 논문에서는 표준 0.35mm CMOS 공정을 이용하여 4채널 3.125Gb/s 차동 전치증폭기 어레이를 구현하였다. 설계한 각 채널의 전치증폭기는 차동구조로 regulated cascode (RGC) 설계 기법을 이용하였고, 액티브 인덕터를 이용한 인덕티브 피킹 기술을 이용하여 대역폭 확장을 하였다 Post-layout 시뮬레이션 결과, 각 채널 당 59.3dBW의 트랜스임피던스 이득, 0.5pF 기생 포토다이오드 캐패시턴스에 대해 2.450Hz의 -3dB 대역폭, 그리고 18.4pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도를 보였다. 전치증폭기 어레이의 공급전원은 단일전압 3.3V 이고, 전력소모는 92mw이다. 이는 4채널 RGC 전치증폭기 어레이가 저전력, 초고속 광인터컨넥트 분야에 적합함을 보여준다.

• 한국전자통신학회논문지
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• 제8권1호
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• pp.99-104
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• 2013

소형화된 고기능성 휴대용 전자기기의 수요 급증에 따라 기존에 사용되던 수평구조의 2차원 회로의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 회로들을 수직으로 적층한 뒤, 수평구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 집적 회로 적층기술이 새롭게 제안되었다. 본 연구에서는 차세대 반도체 소자의 회로 집적도를 비약적으로 증가시킬 수 있고, 현재 문제점으로 대두 되고 있는 선로의 증가, 소비전력, 소자의 소형화, 다기능 회로 문제를 동시에 해결 할 수 있는 3차원 구조를 갖는 회로소자에 대한 특성을 연구하였다.

• 대한전자공학회논문지SD
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• 제41권4호
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• pp.101-112
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• 2004

본 논문에서는 3차원 인터커넥트(3D interconnect) 구조를 해석하기 위하여 ADI-유한차분시간영역(ADI-FDTD: Alternating Direction Implicit Finite Difference Time Domain)법으로 맥스웰 회전 방정식(Maxwell's curl equation)을 계산하는 수치 해석 모델을 개발하였고, 개발한 ADI-유한차분시간영역법을 이용하여 3.3 V CMOS 기술로 설계된 샘플러 회로의 일부의 영역에 대해 컴퓨터 모의 실험 결과하여 입력된 구형 전압 신호가 금속 배선을 거치면서 5∼10 ps의 신호 지연과 0.1∼0.2 V의 신호 왜곡이 발생되는 것을 확인하였다. 결론적으로 ADI-유한차분시간영역법을 이용한 풀-웨이브 해석을 통하여 고속의 VLSI 인터커넥트에서의 전자기 현상을 정확하게 분석할 수 있음을 제시하였다.

• 한국통신학회논문지
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• 제22권9호
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• pp.1975-1984
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• 1997

본 논문에서는 3 차원 시간 영역 유한 차분법 (FDTD)을 이용하여 고속 패키지 접속 선로 구조들 중에서 인접 선로와 교차된 선로 구조에 대한 주파수 특성과 누화를 해석하였다. 고속 디지털 신호 전송에서의 실질적인 누화해석을 위하여 입력 여기 신호로서 시간 영역 유한 차분법에서 주로 사용되는 가우스 펄스 대신 빠른 상승 시간을 갖는 계단 펄스를 사용하였다. 해석 결과와 각 접속 선로 구조를 비유전율이 2.33이고, 높이가 0.787[mm]인 Duroid 기판에 제작, 시간 영역 반사측정기(TDR : time domain reflectometry)로 측정한 결과가 잘 일치함을 보였다.

• 반도체디스플레이기술학회지
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• 제21권4호
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• pp.45-49
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• 2022

Through Silicon Via (TSV) is a technology that interconnects chips through silicon vias. TSV technology can achieve shorter distance compared to wire bonding technology with excellent electrical characteristics. Due to this characteristic, it is currently being used in many fields that needs faster communication speed such as memory field. However, there is performance degradation issue on TSV technology due to the parasitic capacitance. To deal with this problem, in this study, the parasitic capacitance with TSV design factors is analyzed using commercial tool. TSV design factors were set in three categories: size, aspect ratio, pitch. Each factor was set by dividing the range with TSV used for memory and package. Ansys electronics desktop 2021 R2.2 Q3D was used for the simulation to acquire parasitic capacitance data. DOE analysis was performed based on the reaction surface method. As a result of the simulation, the most affected factors by the parasitic capacitance appeared in the order of size, pitch and aspect ratio. In the case of memory, each element interacted, and in the case of package, it was confirmed that size * pitch and size * aspect ratio interact, but pitch * aspect ratio does not interact.

• Korean Chemical Engineering Research
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• 제47권1호
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• pp.1-10
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• 2009

작은 크기의 고기능성 휴대용 전자기기 수요의 급증에 따라 기존에 사용되던 수평구조의 2차원 칩의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 칩들을 수직으로 적층한 뒤, 수평 구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 칩 적층기술이 새롭게 제안되었다. 3차원 칩의 개발을 위해서는 기존에 사용되던 반도체 공정들뿐 아니라 실리콘 관통 전극 기술, 웨이퍼 박화 기술, 웨이퍼 정렬 및 본딩 기술 등의 새로운 공정들이 개발되어야 하며 위 기술들의 표준 공정을 개발하기 위한 노력이 현재 활발히 진행되고 있다. 현재까지 4~8개의 단일칩을 수직으로 적층한 DRAM/NAND 칩, 및 메모리 칩과 CPU 칩을 한꺼번에 적층한 구조의 성공적인 개발 결과가 보고되었다. 본 총설에서는 이러한 3차원 칩 적층의 기본 원리와 구조, 적층에 필요한 중요 기술들에 대한 소개, 개발 현황 및 앞으로 나아갈 방향에 대해 논의하고자 한다.