• 한국통신학회논문지
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• 제33권11C호
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• pp.963-969
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• 2008

본 논문에서는 무선통신시스템의 수신단에 적용될 수 있는 6비트 100MHz 플래쉬 A/D 변환기를 설계하였다. 제안하는 플래쉬 A/D 변환기는 해상도가 1비트씩 증가함에 따라 2배수로 증가하는 S-R 래치 회로를 단순화하여 집적화 하였다. 기존 NAND 기반의 S-R 래치 회로에 사용되던 8개의 MOS 트랜지스터 숫자를 6개로 줄였으며, 비교단의 동적 소비전력을 최대 12.5%까지 감소되도록 설계하였다. 설계된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정을 사용하여 제작되었고, 전원 전압 1.8V, 샘플링 주파수 100MHz에서의 전력소모는 282mW이다. 입력 주파수 1.6MHz, 30MHz에서의 SFDR은 각각 35.027dBc, 31.253dBc이며, 4.8비트, 4.2비트의 ENOB를 나타내었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.357-360
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• 2013

고속 저전력 모바일 응용분야를 위한 1.8V 2-Gb/s SLVS 송신단을 제안한다. 제안하는 송신단은 데이터 전송을 위한 4-lane 송신단, 소스 동기 클럭 방식을 위한 1-lane 송신단, 그리고 8-phase 클럭 발생기로 구성된다. 제안하는 SLVS 송신단은 50 mV에서 650 mV의 출력 전압 범위를 가지며 고속 동작 모드와 저전력 모드를 제공한다. 또한, signal integrity를 개선하기 위한 출력 드라이버의 임피던스 교정 기법이 제안된다. 제안하는 SLVS 송신단은 1.8V의 공급 전압을 가지는 $0.18-{\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 구현된다. 구현된 SLVS 송신단의 데이터 jitter의 시뮬레이션 결과는 2-Gb/s의 데이터 전송속도에서 8.04 ps이다. 1-lane을 위한 SLVS 송신단의 면적과 전력소모는 각각 $422{\times}474{\mu}m^2$와 5.35 mW/Gb/s이다.

• 한국정보통신학회논문지
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• 제11권2호
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• pp.322-329
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• 2007

본 논문에서는 디지털 의료 영상 및 진단 분야 그리고 산업용으로도 활용 가능한 싱글 포톤 계수형 영상센서를 $0.18{\mu}m$ triple-well CMOS(Complementary Metal Oxide Semiconductor) 공정을 사용하여 설계하였다. 설계된 Readout 칩용 싱글 픽셀은 디지털 X-ray 이미지 센서모듈을 간단화 하기 위해 단일 전원전압을 사용하였으며, Preamplifier의 출력 전압인 signal voltage(${\Delta}Vs$)를 크게 하기 위해 Folded Cascode CMOS OP amp를 이용한 Preamplifier를 설계하였으며, 기존의 Readout 칩 외부에서 인가하던 threshold voltage를 Readout 칩 내부에서 생성해 줄 수 있도록 Externally Tunable Threshold Voltage Generator 회로를 새롭게 제안하였다. 그리고, Photo Diode에서 발생하는 Dark Current Noise를 제거하기 위한 Dark Current Compensation 회로를 제안하였으며, 고속 counting이 가능하고, layout 면적이 작은 15bit LFSR(Linear Feedback Shift Resister) Counter를 설계하였다.

• Journal of electromagnetic engineering and science
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• 제5권3호
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• pp.112-116
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• 2005

This paper presents a broadband two-stage low noise amplifier(LNA) operating from 3 to 10 GHz, designed with 0.18 ${\mu}m$ RF CMOS technology, The cascode feedback topology and broadband matching technique are used to achieve broadband performance and input/output matching characteristics. The proposed UWB LNA results in the low noise figure(NF) of 3.4 dB, input/output return loss($S_{11}/S_{22}$) of lower than -10 dB, and power gain of 14.5 dB with gain flatness of $\pm$1 -dB within the required bandwidth. The input-referred third-order intercept point($IIP_3$) and the input-referred 1-dB compression point($P_{ldB}$) are -7 dBm and -17 dBm, respectively.

• 한국정보통신학회논문지
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• 제18권5호
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• pp.1155-1161
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• 2014

본 논문에서는 DC-DC 부스트 컨버터의 최소 입력전압을 250mV 까지 낮출 수 있도록 하는 저전압 스타트업 전압 발생기를 제안 하였다. 제안된 스타트업 전압 발생기는 250mV의 입력전압을 500mV 이상으로 승압시켜 커패시터에 충전한다. 이후, 커패시터에 저장된 전압으로 부스트 컨버터를 시동시킴으로써, 250mV의 낮은 입력 전압에서도 부스트 컨버터가 동작을 시작할 수 있도록 하였다. 부스트 컨버터가 정상 동작한 후에는, 부스트 컨버터에 의하여 만들어지는 승압된 출력전압을 다시 부스트 컨버터의 전원으로 사용하게 함으로써, 스타트업 동작 후에는 기존 부스트 컨버터와 동일한 높은 전력 변환 효율로 동작 하도록 하였다. 제안된 스타트업 전압 발생기는 낮은 입력전압에서 트랜지스터의 바디전압을 조절하여 트랜지스터의 문턱전압을 낮춤으로써, 입력전압을 승압시키는 딕슨 차지펌프에 높은 클럭 주파수와 큰 전류를 공급하도록 하였다. 제안된 스타트업 전압 발생기는 $0.18{\mu}m$ CMOS 공정으로 제작되었으며, 250mV의 입력전압에서 생성된 클럭 주파수와 출력전압은 각각 34.5kHz와 522mV였다.

• 대한전자공학회논문지SD
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• 제44권6호
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• pp.28-33
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• 2007

BD-R/RE/ROM을 2배속으로 기록하고 재생할 수 있는 전단 시스템을 개발하였다. 시스템의 재생능력은 PR(a,b,c,d,e)형 5탭 PRML을 채택함으로써 향상되었다. 제안된 PRML덕분에 2배속 25GB 디스크에서 ${\mp}0.6{\circ}$ 이상의 라디알 및 탄젠셜 틸드 마진을 가지고도 $2{\times}10^{-4}$이하의 BER을 얻을 수 있었다. 최적파워레벨이 다른 다양한 BD-R/RE의 안정적인 기록을 위해 OPC 방법에 대해서도 제안하였다. 개발한 시스템은 $0.18-{\mu}m$ CMOS공정으로 $60mm^2$ 면적에 1,400만 트랜지스터를 칩에 집적하였다.

• 전자공학회논문지CI
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• 제43권6호
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• pp.10-16
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• 2006

본 논문은 십진수 가산에서 속도 개선을 위한 가산 회로를 제안하였다. 속도 개선을 위한 방법으로 빠른 캐리 전달 방식으로 알려진 캐리 예견(carry loohahead) 회로를 사용하였다. 또한 빠른 십진 연산을 위해 입력식의 간략화 및 다이나믹 구조를 적용함으로서 가산 출력 지연시간을 줄였다. 제안된 회로의 가산기 구현에서 $0.18{\mu}m$ CMOS 공정을 이용한 타이밍 시뮬레이션측정 결과, 16 디지트 가산에 걸리는 최대 지연시간은 0.83 ns로 나타났다. 제안된 방법은 다른 십진 가산 방식과 비교했을 때 가산에 따른 지연시간이 작다.

• 전자공학회논문지
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• 제50권12호
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• pp.49-55
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• 2013

초음파 의료 영상 응용 분야를 위한 고전압 고집적 아날로그 front-end 집적회로를 0.18-${\mu}m$ 표준 CMOS 반도체 공정을 이용하여 구현하였다. 제안 된 아날로그 front-end 집적회로는 2.6 MHz에서 15 Vp-p 전압까지 동작하는 트랜지스터 stacking구조를 이용한 고전압 펄서와, 저전압에서 동작하는 저잡음 transimpedance 증폭기, 그리고 송신부와 수신부의 분리를 위한 고전압 차단 스위치로 구성되어 있다. 설계 된 집적회로는 $0.15mm^2$ 이하의 작은 면적을 사용함으로써 휴대용 영상 시스템을 포함한 다중 어레이 초음파 의료 영상 시스템에 적용이 가능하다.

• 전자공학회논문지 IE
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• 제49권1호
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• pp.1-6
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• 2012

본 논문에서는 시간-디지털 변환기의 성능 개선을 위하여, 높은 해상도의 2단 시간-디지털 변환기(TDC)를 설계하였다. TDC 중간에 2단 버니어 시간 증폭기(2-S VTA)를 사용하여 2단 구조를 갖도록 하였다. 2단 버니어 시간 증폭기는 기존의 시간 증폭기에 비해 이득이 64 이상으로 매우 크기 때문에 전체 2단 TDC의 해상도를 높인다. TDC는 버니어 구조를 사용하였기 때문에 고급 공정에 제한받지 않고, 높은 해상도를 얻을 수 있다. 제안하는 2단 TDC는 $0.18{\mu}m$ CMOS 공정으로 설계하였고, 전원 전압은 1.8V로 모의실험 하였다. 전체 입력 범위는 512ps이고 전체 해상도는 0.125ps이다.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.989-998
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• 2012

본 논문에서는 매우 작은 절대 값을 갖는 펨토 패럿 단위의 커패시턴스를 측정 할 수 있는 비율형 커패시턴스 측정 회로를 제안하였다. 제안한 측정 회로는 스위치 커패시터 적분기와 비교기 그리고 스위치를 제어하는 논리 회로와 카운터로 구성되어 있으며, 측정하고자 하는 커패시턴스와 이미 값이 알려진 온-칩 커패시터간의 비율을 측정하고 그 값을 디지털 신호로 출력한다. 그리고 이 비율 값을 통해 오차가 상당부분 제거된 펨토 패럿 단위의 커패시턴스를 구해낼 수 있다. 제안한 커패시턴스 측정 회로는 표준 CMOS $0.18{\mu}m$ 공정을 사용하여 설계되었으며, HSpice 시뮬레이션에서 5fF 이하의 아주 작은 커패시턴스를 오차율 ${\pm}0.3%$ 이내에서 측정이 가능함을 보였다.