• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.1205-1208
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• 2003

본 논문에서는 분할된 스캔을 이용한 저전력 BIST 구조를 제안한다. 제안하는 BIST는 내부 스캔 패스를 회로의 구조적인 정보와 테스트 패턴 집합의 특성에 따라 4개의 스캔 패스로 분할하고 일부 스캔 패스에만 입력패턴이 인가되도록 설계하였다. 따라서 테스트 패턴 입력 시에 스캔 패스로의 쉬프트 동작 수를 줄임으로써 회로 내부의 전체 상태천이 수를 줄일 수 있다. 또한 4개로 분할되는 스캔패스의 길이를 고려하여 각 스캔 패스에 대해 1/4의 속도로 낮춰진 테스트 클럭을 인가함으로써 전체 회로의 전력 소모를 줄일 수 있도록 하였다. ISCAS89 벤치마크 회로에 대한 실험을 통하여 제안하는 BIST 구조가 기존 BIST 구조에 비해 최대 21%까지 전력소모를 줄일 수 있음을 확인하였다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2017.01a
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• pp.145-146
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• 2017

본 논문에서는 CPLD 구조를 고려한 게이트 레벨 글리치 제거 방법에 대해 제안하였다. CPLD는 AND-OR 게이트의 2단 구조를 가진 LE를 기본 구조로 구성되어 있는 소자이다. CPLD로 구현할 회로에 대한 DAG를 CPLD 구조에 맞도록 그래프를 분할하여 매핑가능클러스터를 생성한다. 생성된 매핑가능클러스터는 내부의 글리치와 전체 회로에 대한 글리치 발생 가능성을 검사하여 글리치를 제거한다. AND게이트와 OR게이트를 사용하는 2단 구조는 게이트가 달라 글리치가 발생될 수 있는 가능성을 검사하기 어렵다는 단점이 있어 AND-OR 게이트의 2단 구조와 동일한 구조를 가지고 있으며 게이트가 동일한 NAND 게이트를 이용하여 전체 회로를 변환한 후 글리치 발생여부를 검사함으로서 정확한 글리치 발생 가능성을 제거한다. 실험 결과는 제안 된 알고리즘 [10]과 비교하였다. 소비 전력이 2 % 감소되어 본논문에서 제안한 방법의 효율성이 입증되었다.

• Proceedings of the KAIS Fall Conference
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• 2012.05b
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• pp.474-476
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• 2012

적층형 임의유전체 기판구조는 유효유전율과 유효투자율이 주어진 표준형 기판구조보다 증가하므로 결과적으로 전송선로의 길이를 줄일 수 있는 장점이 있다. 따라서 회로의 소형화에 유용하게 사용될 수 있다. 본 연구에서는 한 예로써 임의유전체 기판구조를 이용한 초고주파 증폭기의 소형화에 대하여 기술한다. 표준형 기판구조와 임의유전체 기판구조를 이용하여 2GHz 대역에서 무선통신용 초고주파 증폭기를 설계하여 그 결과를 제시한다. 종래의 표준형 기판구조를 이용한 회로와 비교할 때, 동일한 성능을 유지하면서도 회로의 크기가 23%만큼 감소한 설계 결과가 제시된다.

• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.1568_1569
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• 2009

RFID 수동 태그의 동작 원리를 이용하여 USN/WBAN 센서 노드 시스템에 적용 가능한 웨이크 업 회로를 설계하였다. 웨이크 업회로 구성은 크게 전압 체배기, 복조기, 상태기계로 구성되었다. 상태 기계에 동작 가능한 전압을 공급하기 위해 전압 체배기는 문턱 전압 제거 방식을 적용한 구조를 사용하였고, 복조기 회로로는 AM 복조기로 구조가 간단한 포락선 검파기 방식을 사용하였다. 전압 체배기에 높은 전압이 인가될 경우 회로가 파괴되는 것을 막기 위해 제한 회로를 구성하여 최대 전압을 2.1V로 제한하였다. 또한 복조기에서는 안정적인 데이터 복조를 위해 비교기의 기준전압을 입력신호의 평균값을 사용한 슈미트 트리거 비교기를 사용하여 안정적으로 데이터를 추출하였다. 삼성 0.18um CMOS 공정을 이용하여 설계하였고, 측정 결과 전압 체배기의 체배 전압은 2.07~1.76V까지 체배 되는 것을 확인하였고, 복조기의 데이터 복조 역시 약 4M의 거리까지 데이터를 복조함을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.41 no.2
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• pp.77-86
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• 2004

In general, small-sized neural networks, even though they show good generalization performance, tend to fail to team the training data within a given error bound, whereas large-sized ones learn the training data easily but yield poor generalization. Therefore, a way of achieving good generalization is to find the smallest network that can learn the data, called the optimal-sized neural network. This paper proposes a new scheme for network pruning with ‘impact factor’ which is defined as a multiplication of the variance of a neuron output and the square of its outgoing weight. Simulation results of function approximation problems show that the proposed method is effective in regression.

• Proceedings of the KIPE Conference
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• 2019.07a
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• pp.92-94
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• 2019

양방향 스위치를 가지는 Bridgeless PFC 컨버터(BBPFC)는 구조상 복잡한 플로팅 게이트 드라이버를 활용함에도 불구하고 좋은 공통모드 잡음 즉, Common-Mode (CM) 노이즈 특성과 간단한 제어 방법으로 인해 많은 브리지리스 PFC 컨버터 중에서도 고전력 응용분야에서 매우 매력적인 토폴로지이다. 이러한 BBPFC는 도통 경로 상에 위치한 정류 다이오드의 역회복 특성의 상대적인 편차를 활용하여 전력 밀도를 감소시키지 않고도 좋은 공통모드 (CM) 노이즈 특성의 확보가 가능하다. 하지만 이러한 장점을 가지는 BBPFC 구조를 고전력 서버용 전원장치분야에서 활용할 경우, 이미 등록된 특허로 인해 매우 높은 개런티를 지불해야 하므로 그 활용이 매우 제한적이다. 따라서, 본 논문에서는 이미 등록된 특허를 회피하고, 동시에 기존 BBPFC 회로가 가지는 단점인 플로팅 게이트 드라이버를 활용하는 단점을 개선하는 새로운 형태의 브리지리스 PFC 컨버터를 제안한다. 제안된 컨버터는 기존 BBPFC가 가지는 장점인 좋은 (CM) 노이즈 특성을 가지며, 동시에 높은 효율을 달성 할 수 있다. 또한 제안된 컨버터의 경우, 복잡한 플로팅 형태의 게이트 드라이버 회로가 아닌 간단한 부트스트랩 회로를 활용하여 회로를 운용할 수 있다. 더불어 제안된 컨버터는 입력의 양과 음의 주기에서 단 하나의 스위치를 사용하여 회로를 구동할 수 있기 때문에 기존회로 대비 적은 손실을 가져 높은 효율의 획득이 가능하다. 본 논문에서는 제안된 구조에 대해 하이라인 $230V_{RMS}$ 입력과 800W / 400V 출력의 조건을 적용하여 제안하는 구조의 효용성을 검증하고자 한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.15 no.4
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• pp.897-904
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• 2011

In this paper, a novel circuit topology of a low-noise amplifier tunable at 1.8GHz band for PCS and 2.4GHz band for WLAN using a CMOS active inductor is proposed. This circuit topology to reduce higher noise figure of the low noise amplifier with the CMOS active load is analyzed. Furthermore, the noise canceling technique is adopted to reduce more the noise figure. The noise figure of the proposed circuit topology is analyzed and simulated in $0.18{\mu}m$ CMOS process technology. Thus, the simulation results exhibit that the noise performance enhancement of the tunable low noise amplifier is about 3.4dB, which is mainly due to the proposed new circuit topology.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.1925-1926
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• 2008

본 논문에서는 UHF TV방송 전 대역 Ch.14(473MHz)$\sim$Ch.69(803MHz)까지의 모든 채널에서 동작하는 유도결합구조의 RF동조회로를 설계하였다. 기존 자기결합구조의 RF동조회로는 PCB 양면을 사용하여야 하고 수작업으로 Air Coil 간격을 조절해야만 한다. 부품의 집적화와 양산 효율성 측면에서 자기결합구조의 단점을 해결할 수 있도록 하기 위해 본 논문에서 제안한 유도결합구조는 수동부품인 칩인덕터와 칩커패시터 및 가변용량 다이오드만을 사용하여 RF동조회로를 설계하였다. 칩인덕터는 Air Coil에 비해 낮은 소자 Q값을 가진다. 상대적으로 낮은 Q값을 갖는 칩인덕터를 사용하기 때문에 이를 보완하기 위해 Peaking용 칩인덕터를 설계 디자인에 적용하였다. 가변형 대역통과필터로 동작하기 위해 자기결합구조와 동일하게 가변용량 다이오드를 이용하였다. UHF TV방송 전 대역(470$\sim$806MHz)에서 -2.88 $\sim$ -3.97dB의 삽입손실 특성 및 -8dB 이상의 반사손실 특성과 330MHz의 중심주파수 변화 범위를 갖는다. 현재 상용중인 지상파 튜너에 적용되고 있는 자기결합구조의 RF동조회로를 대치하여 적용될 수 있을 것이다.

• 전기의세계
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• v.28 no.3
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• pp.27-34
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• 1979

회로망을 해석하는데는 i) 지로해석법, ii) 루우프해석법, iii) 메슈해석법, iv) 마디해석법, v) 컷세트해석법및 vi) 상태공간해석법 등이 사용됨은 이미 알고 있다. 다루는 회로가 비교적 간단한 구성의 선형, 시불변 회로망이고 또한 종이와 연필로 회로망해석을 수행하여야 될때에는 익혀온 이들 해석법을 관례대로 따르면 될 것이나, 다룰려는 회로망이 대형인 복잡한 구조의 것이든지 혹은 비선형소자, 시변소자 등을 포함하는 경우에는 독립회로방정식들을 체계있게 세워 나가는데에도 어려움이 있거니와, 설혹 회로방정식군을 세웠다 하드라도 이들을 풀어 나가는데에도 이젠 우리가 할 수 있는 능력한계를 느끼게 된다. 전자계산기가 스스로 독립성을 지닌 필요한 개수의 회로망방정식들을 작성하고, 또한 풀이도 요구되는 특성을 갖는 회로망을 설계하여주면, 많은 수고와 번거로움이 덜어진다. 이러한 뜻에서 전산기의 활용에 의한 회로망의 해석, 설계 (computer oriented network analysis and synthesis)이론이 바람직하다. 여기서는 이러한 전산기의 사용에 의한 회로망의 해석, 설계이론의 기초가 되는 부분을 가려서 위상 그래프이론에 따른 회로망 해석방법을 해설한다.

• Proceedings of the KIPE Conference
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• 2012.07a
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• pp.333-334
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• 2012

본 논문은 LED 구동회로에서 DC/DC 컨버터회로를 분산하여 저발열, 부피저감이 가능한 새로운 구조의 LED 구동회로를 제안한다. 제안된 회로의 특징은 기존 벅컨버터에서 발열이 높고 부피가 큰 부품들을 제거하여 발열을 낮추고 부피를 줄이는 효과가 있다. 또한 전력을 분산시킴으로써 기존회로보다 소자의 전압, 전류스트레스가 감소한다. 제안한 회로를 검증하기 위해 이론적 분석결과를 통해 타당성을 검토하였고 전장용 LED 구동회로에 적용하여 실험을 통해 우수성을 검증하였다.