• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (B)
• /
• pp.482-486
• /
• 2007

본 논문은 기존의 O-tree 표현법을 이용한 플로어플랜 알고리즘의 결점을 보완한 새로운 알고리즘을 제안한다. 기존의 방법에선 플로어플랜의 변형을 처리하는 과정에서 몇 가지 변형을 간과하기 때문에 좋은 해를 놓치는 경우가 발생한다. 본 논문에서는 기존의 방법을 수정하여 변형을 처리하는 과정에서 블록이 들어갈 수 있는 모든 위치를 고려하였다. 그 결과 MCNC 밴치마크 회로를 이용한 실험에서 총면적이 이전의 방법에 비해 평균 3% 개선되었다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (B)
• /
• pp.497-501
• /
• 2007

BSG(Bounded Sliceline Grid)를 이용한 플로어플랜 기법은 매우 빠르고 효과적이나 모듈 사이에 빈 공간이 존재하여 필요 이상으로 면적을 넓게 차지하는데도 불구하고 그 점을 무시한채 배치 면적을 구하는 문제점이 있다. 본 논문에서는 BSG 구조를 이용한 플로어플랜 과정 중 빈 공간이 생기는 문제점을 해결하기 위해 모듈들을 좌측 또는 아래로 옮길 수 있는데 까지 옮기는 압축 기법을 추가하여 필요한 면적이 최소가 되도록 하였다. 실험 결과는 압축 기법을 사용하는 것이 사용하지 않을 때보다 최소 면적과 평균 면적 면에서 모두 개선되는 것을 보여 준다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2008년도 추계학술발표대회
• /
• pp.203-206
• /
• 2008

O-tree 표현법을 이용한 기존의 플로어플랜 알고리즘은 결정적 기법에 기반한 것으로써, 회로의 각 모듈을 차례대로 삭제한 후 가장 좋은 다른 위치에 삽입하는 과정을 함으로써 해 공간을 검색해 간다. 이는 모듈을 처리하는 순서에 따라 결과가 결정되는 단점이 있다. 이런 단점을 해결하기 위해 본 논문에서는 Simulated Annealing 프레임을 이용하여 해 공간을 효과적으로 검색하는 방법을 제시한다. 이웃 해를 탐색하기 위한 플로어 플랜의 변형은 매우 단순하면서도 효과적인 두 가지 방법을 사용한다. 첫째 방법은 한 쌍의 모듈을 선택하여 상호위치를 맞바꾸는 방법이고, 둘째는 임의의 한 모듈을 선택하여 삭제한 후 삽입 가능한 모든 위치 중 임의의 한 곳에 삽입하는 연산을 사용한다. 실험 결과는 매우 고무적이다.

• 한국컴퓨터정보학회논문지
• /
• 제19권4호
• /
• pp.1-8
• /
• 2014

멀티코어 프로세서는 여러 개의 코어가 하나의 칩에 배치됨에 따라 전력 밀도가 상승하여 높은 발열이 발생한다. 이러한 발열 문제를 해결하기 위해서 최근까지 다양한 연구가 진행되고 있다. 마이크로프로세서의 온도 감소를 위한 기법으로는 기계적 냉각 기법, 동적 온도 관리 기법 등이 있지만 이러한 기법들은 추가적인 냉각 비용이 발생하거나 성능의 저하가 발생한다. 플로어플랜기법은 추가적인 냉각비용이 발생하지 않으며, 성능저하가 거의 발생하지 않는다는 장점을 지닌다. 본 논문에서는 멀티코어 프로세서의 특정 구성요소의 발열 문제를 해결하기 위해 코어 내부 구성요소와 L2 캐쉬의 다양한 플로어플랜을 활용하고자 한다. 실험 결과, 코어의 뜨거운 구성요소를 L2 캐쉬와 인접하게 배치할 경우 칩의 온도 감소에 매우 효과적임을 알 수 있다. 코어를 캐쉬 상단-가운데 배치하는 기본 플로어플랜과 비교하여, 코어를 중앙에 배치하고 뜨거운 구성요소를 L2 캐쉬와 인접하게 배치하는 플로어플랜의 경우에는 $8.04^{\circ}C$, 코어를 외곽에 배치하고 뜨거운 구성요소를 L2 캐쉬와 인접하게 배치하는 플로어플랜의 경우에는 $8.05^{\circ}C$의 최고온도 감소 효과를 보임을 알 수 있다.

• 정보처리학회논문지A
• /
• 제17A권6호
• /
• pp.265-274
• /
• 2010

공정기술 발달로 인해 칩 내부 집적도가 크게 증가하면서 내부 연결망이 멀티코어 프로세서의 성능 향상을 제약하는 주된 원인이 되고 있다. 내부 연결망에서의 지연시간으로 인한 프로세서 성능 저하 문제를 해결하기 위한 방안 중 하나로 3차원 적층 구조 설계 기법이 최신 멀티코어 프로세서를 설계하는데 있어서 큰 주목을 받고 있다. 3차원 적층 구조 멀티코어 프로세서는 코어들이 수직으로 쌓이고 각기 다른 층의 코어들은 TSV(Through-Silicon Via)를 통해 상호 연결되는 구성으로 설계된다. 2차원 구조 멀티코어 프로세서에 비해 3차원 적층 구조 멀티코어 프로세서는 내부 연결망의 길이를 감소시킴으로 인해 성능 향상과 전력소모 감소라는 장점을 가진다. 하지만, 이러한 장점에도 불구하고 3차원 적층 구조 설계 기술은 증가된 전력 밀도로 인해 발생하는 프로세서 내부 온도 상승에 대한 적절한 해결책이 마련되지 않는다면 실제로는 멀티코어 프로세서 설계에 적용되기 어렵다는 한계를 지니고 있다. 본 논문에서는 3차원 멀티코어 프로세서를 설계하는데 있어서 온도 상승 문제를 해결하기 위한 방안 중 하나인 플로어플랜 기법을 다양하게 적용해 보고, 기법 적용에 따른 프로세서의 성능, 전력효율성, 온도에 대한 상세한 분석 결과를 알아보고자 한다. 실험 결과에 따르면, 본 논문에서 제안하는 온도를 고려한 3가지 플로어플랜 기법들은 3차원 멀티코어 프로세서의 온도 상승 문제를 효과적으로 해결함과 동시에, 플로어플랜 변경으로 데이터 패스가 바뀌면서 성능이 저하될 것이라는 당초 예상과는 달리, 온도 하락으로 인해 동적 온도 제어 기법의 적용 시간이 줄어들면서 성능 또한 향상시킬 수 있음을 보여준다. 이와 함께, 온도 하락과 실행 시간 감소로 인해 시스템에서의 전력 소모 또한 줄일 수 있을 것으로 기대된다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (B)
• /
• pp.598-603
• /
• 2008

Sequence-Pair(SP)는 플로어플랜을 표현하는 모델 중 하나로써, 일반적으로 SP 모델을 사용하는 플로 어프래너 (floorplanner)는 Simulated-Annealing (SA) 알고리즙을 통해 해 탐색 과정을 수행한다. SP 모델을 이용한 다양한 논문에서 플로어플랜 성능 향상을 위해 평가함수의 개선과 스케줄링 기법 향상을 모색하였으며, 평가함수의 경우 O(nlogn) 시간 알고리즘이 존재한다. 본 논문에서는 SP 모델을 이용한 SA 기법에서 SA의 해 탐색 과정 중 초기 해 탐색 시점에서 좋은 해를 빠르게 찾을 수 있는 방법을 제안한다. 제안 기법은 기존의 SA 프레임펙을 수정한 2단계 SA 알고리즘으로써 SP에 대응하는 배치를 압축하고 압축한 배치를 역변환하는 과정으로 구성된다. 실험과 결과를 통해 제안기법의 효과를 보이며, 평균적으로 동일한 SA 환경 하에서 제안기법이 최종결과 면에서 우수함을 보인다.

• 대한전자공학회논문지SD
• /
• 제46권4호
• /
• pp.28-36
• /
• 2009

Sequence-Pair(SP) 모델은 모듈간의 위상 관계를 표현하는 방법으로써, 일반적으로 SP 모델에 기반한 플로어플래너(floorplanner)는 Simulated-Annealing(SA) 알고리즘을 통해 해를 탐색한다. 다양한 논문에서 SP와 SA 기반 배치 알고리즘의 성능 향상을 위해 SP의 평가 함수의 개선, SA의 스케줄링 기법 향상과 변형 함수의 개선 등을 모색하였다. 제안 기법은 기존의 SA 프레임웍을 수정한 2단계 SA 알고리즘으로써, 전 단계에선 SP로부터 구한 플로어플랜에 압축기법을 적용하여 모듈 사이에 존재하는 빈 공간을 가능한 최소화시켰다. 압축기법이 적용된 플로어플랜으로터 SP를 얻고, 이를 변환함으로써 해 공간을 탐색해 간다. 해가 기준 값에 수렴되었다고 판단되면 전 단계의 SA 기반 검색을 중단하고 압축기법을 사용하지 않은 기존의 SA 프레임웍을 이용하여 최적 해를 계속 탐색해 간다. MCNC 벤치마크 회로를 이용한 실험을 통해 제안 기법이 SA의 해 탐색 과정에 끼치는 효과를 보이며, 제안 기법을 통해 얻은 결과가 기존의 SA 기반 알고리즘으로 구한 결과보다 우수함을 보인다.

• 한국컴퓨터정보학회논문지
• /
• 제16권6호
• /
• pp.1-10
• /
• 2011

멀티코어 프로세서를 설계하는데 있어서 구성요소들을 연결하는 와이어 길이의 증가로 인한 지연 현상은 성능향상에 큰 걸림돌이 되고 있다. 멀티코어 프로세서의 와이어 지연 문제를 해결하기 위하여 최근에는 3차원 구조의 멀티코어 프로세서 설계 기술이 많은 주목을 받고 있다. 3차원 구조 멀티코어 프로세서 설계 기술은 코어들을 수직으로 적층함으로써, 물리적인 연결망 길이를 크게 감소시켜 성능향상과 함께 연결망에서 소비되는 전력을 줄일 수 있다. 하지만 많은 전력을 소모하는 회로를 수직으로 적층함으로써 전력밀도가 증가하여 프로세서 내부의 온도가 크게 상승하는 문제를 가지고 있다. 본 논문에서는 3차원 구조 멀티코어 프로세서에서의 발열문제를 해결 할 수 있는 플로어플랜 방법을 제안하기 위해 칩 내부에 적층되는 코어의 수직적 배치 형태를 다양하게 변화시키면서 그에 따른 온도 변화를 살펴보고자 한다. 실험 결과를 통해, 프로세서 내부의 온도 감소를 위해서는 코어와 L2 캐쉬를 수직으로 인접하게 적층함으로써 코어의 온도를 낮추는 기법이 매우 효과적임을 알 수 있다. 코어와 코어가 수직으로 상호 인접하는 플로어플랜과 비교하여, 코어와 L2 캐쉬를 수직으로 인접하게 배치시키는 기법이 4-레이어 구조의 경우에는 평균 22%, 2-레이어 구조의 경우 평균 13%의 온도 감소 효과를 보임을 알 수 있다.

• 전기전자학회논문지
• /
• 제16권1호
• /
• pp.45-50
• /
• 2012

본 논문은 설계 흐름의 초기 단계에서 SoC의 라우팅 밀집도를 빠르고 정확하게 예측하는 방법론을 제안한다. 라우팅 과정에서 발생하는 과도한 밀집 현상은 라우팅 실패를 야기하고, 물리 설계를 처음부터 다시하게 되는 불필요한 시간을 소모하게 한다. 설계 초기단계에서 라우팅 밀집도를 정확하게 예측하는 것은 성공적인 물리 설계를 이끌어 내며, 전체 설계 시간에 소모되는 비용을 최소화시킨다. 제안된 방법은 블록 수준 플로어플랜 단계에서 블록 간/블록 내부 인터커넥트, 가상으로 합성된 파워/클록 네트워크를 사용해서 정교한 라우팅 밀집도를 예측한다.

• 전자공학회논문지
• /
• 제53권8호
• /
• pp.49-58
• /
• 2016

어플리케이션 특성에 따라 링크 대역폭 요구량이 다양하게 분포하는 이종 (heterogeneous) 아키텍처 기반 네트워크-온-칩 (Network-on-Chip, NoC) 설계에 있어 링크 지연 시간이 독립적으로 설정될 수 있는 비동기식 프로토콜을 적용할 경우 동기식 설계에 비해 성능 향상의 기회가 확대될 수 있다. 본 논문에서는 비동기식 NoC에서 각 링크의 대역폭 요구량과 도선 길이에 따른 지연 시간 모델을 제시하고 이를 최적화하는 simulated annealing (SA) 기법을 이용한 플로어플랜 기반 토폴로지 생성 알고리즘을 제안하였다. 생성된 토폴로지와 각 링크의 도선 길이를 기반으로 대응하는 도선 지연시간을 계산하고 로직 합성 단계를 거쳐 생성된 gate-level netlist와 표준지연시간 모델을 이용한 시뮬레이션을 통해 성능을 측정하였다. 링크 도선 길이를 고려하지 않은 일반적인 토폴로지 생성 알고리즘인 TopGen과 비교하여, 제안된 알고리즘이 다양한 어플리케이션 실험에서 평균 13.7% 지연 시간 단축 효과 및 처리량 측면 지표인 실행 시간에서 평균 11.8% 감소 효과가 있음을 확인할 수 있었다.