• 대한전자공학회논문지SD
• /
• 제49권2호
• /
• pp.23-30
• /
• 2012

본 논문에서는 음 바이어스 온도 불안정성 (NBTI) 효과에 의해서 야기되는 파워 게이팅 구조의 성능 저하와 증가하는 기상시간을 보상하기위한 새로운 적응형 헤더기반의 파워 게이팅 구조를 제안한다. 제안된 구조는 두 개의 패스 (two-pass)를 가지는 파워 게이팅 구조에 기반을 둔 폭 변화 헤더(header)와 적응형 제어를 위한 새로운 NBTI 센싱 회로로 구성된다. 본 논문의 시뮬레이션 결과는 적응형 제어를 하지 않는 파워 게이팅의 시뮬레이션 결과와 비교되며, 그 결과는 파워 게이팅 구조에서 누설 전력과 돌입 전류(rush current)을 작게 유지하면서 회로 지연과 기상시간에 대한 NBTI 의존성이 단지 3% 와 4% 내로 줄어든다는 것을 보여준다. 본 논문에서는 45nm CMOS 공정과 NBTI 예측 모델이 제안된 회로를 구성하기 위해서 사용된다.

• 전자공학회논문지
• /
• 제53권6호
• /
• pp.55-66
• /
• 2016

파워 게이팅은 반도체 칩의 누설전류(leakage current)를 감소시키는 데 효과적인 기술로 알려져 있으며, 전원 차단용 파워게이팅 셀 (power-gating cell, PGC)에서의 IR drop 증가로 인한 성능 및 신뢰성 저하에 대해 많은 연구가 이루어져왔다. 그러나 최신 공정에서는 트랜지스터 사이즈 감소 추세에도 불구하고 금속 배선의 스케일링이 제한됨에 따라, IR drop에 견고한 파워 게이팅 설계 시 셀 배치와 금속 배선 면적을 고려한 새로운 접근 방식이 필요하다. 본 논문에서는 셀 점유율(cell utilization)과 소모 전류에 근거한 로직 셀 배치 기법을 통해 PGC 면적 및 IR drop을 개선한 파워 게이팅 설계 방법을 제안한다. 28nm 공정으로 제조된 스마트폰용 어플리케이션 프로세서(Application processor, AP) 내 고속 디지털 코어에 적용한 결과 기존 PGC 배치 기법 대비 PGC 면적은 12.59~16.16%, 최대 IR drop은 8.49% 감소함을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제49권8호
• /
• pp.10-15
• /
• 2012

본 논문에서는 파워게이팅과 전압레벨조절을 이용하여 누설전류를 줄인 SRAM을 제안하였다. 제안된 파워게이팅 기법은 데이터를 저장하지 않은 메모리 셀 블록의 전력공급을 차단함으로써 누설전류를 크게 감소시키고, 제안된 전압레벨조절 기법은 데이터가 저장된 메모리 셀 블록의 접지전압을 올림으로써 누설전류를 줄여준다. $4K{\times}8$비트 SRAM 칩은 $0.13{\mu}m$ CMOS 공정으로 제작되었고 VDD=1.2V로 동작하였다. 메모리 사용률이 0~100%에 대하여, 동작 모드에서의 누설전류는 $1.23{\sim}9.87{\mu}W$이고 대기 모드에서 누설전류는 $1.23{\sim}3.01{\mu}W$였다. 대기 모드 동안에, 제안된 SRAM의 누설전류는 기존의 SRAM의 12.5~30.5%로 감소하였다.

• 한국산업정보학회논문지
• /
• 제18권6호
• /
• pp.25-30
• /
• 2013

나노크기 MOSFET 공정에서 회로의 신뢰도에 영향을 미치는 음 바이어스 온도 불안정성(NBTI), 핫 캐리어 주입(HCI), 시간 의존 유전체 파손(TDDB) 등과 같은 노화 현상들에 의해서 회로 성능의 심각한 저하를 가져올 수 있다. 그러므로, 본 논문에서는 디지털회로에서 발생할 수 있는 노화를 극복할 수 있는 적응형 보상 회로를 제안하고자 한다. 제안된 보상회로는 노화에 의해 감소하는 회로 성능을 적응적으로 보상해 주기 위해서 노화 정도에 따라 파워스위치 폭을 조절할 수 있고, 순방향 바디 바이어싱 전압을 걸어줄 수 있는 파워 게이팅 구조를 사용하여서 45nm의 공정기술에서 설계되었다.

• 대한전자공학회논문지SD
• /
• 제45권2호
• /
• pp.82-92
• /
• 2008

최근 많은 임베디드 시스템에서 통신이나 멀티미디어의 다양한 표준을 지원해야 하는 요구가 끊이지 않고 있다. 그러나 현실적으로 임베디드 시스템에서 요구하는 만큼의 표준이나 프로토콜을 위한 별개의 가속 IP들을 갖는 것은 불가능할 뿐만 아니라 상당히 힘든 작업이다. 그러므로 다양한 표준을 지원할 수 있는 가속 IP를 개발하는 것은 위와 같은 현재의 임베디드 시스템에서 요구하는 트렌드에 있어 중요하다 할 수 있다. 다양한 기능을 수행하는 하드웨어는 일반적으로 실행 환경이나 시스템 설정에 따라 다양한 기능들을 지원하기 위하여 동적으로 즉, 실행시간에 재구성 가능한 DSP를 사용하고 있다. 그러나 하나의 IP가 다양한 기능을 수행시키기 위해서는 필수불가결적으로 추가적인 면적을 차지하거나 추가적인 전력소모가 따른다. 그러므로 본 논문에서는 동적으로 재구성 가능한 하드웨어의 파워 소모를 줄이기 위해 정교한 클럭 게이팅을 사용하였고 또한 동적으로 재구성 가능한 하드웨어의 면적을 줄이기 위해 배럴 시프터(barrel shifter)를 이용한 곱셈기를 사용하여 메모리의 계수(Coefficient) 부분을 압축을 통해 메모리의 면적을 줄였다. 실행시간에 재구성 가능한 IP는 유사하지만 다른 기능들을 효과적으로 수행하기 때문에 이런 다기능 재구성 가능한 DSP IP의 전력소모를 성능에 영향 없이 줄이는 것은 상당히 난해한 일이다. 본 논문에서 제안한 정교한 클럭 게이팅은 동적으로 재구성 가능한 시스템에 아주 효율적으로 적용되었고 효과적인 결과를 도출하였다. 실험 결과는 본 논문에서 제시한 기법을 사용했을 시 사용하지 않았을 경우보다 최대 24%정도의 파워 절감 효과를 얻을 수 있었다. 또한 면적을 줄이기 위해서 기존의 일반적인 곱셈기를 사용하는 대신에 배럴 시프터(barrel shifter)를 이용한 곱셈기를 설계해 적용하였다. 기존 곱셈기를 제안한 곱셈기로 바꾸면 설계한 재구성 가능한 DSP의 구조상 많은 면적을 줄이는 것이 가능했다. 기존 곱셈기에 비해 제안된 곱셈기는 면적은 42%가 줄었으며, 전체적인 재구성 가능한 DSP의 면적에서 14% 감소한 결과를 도출하였다. 그러므로 본 논문은 재구성 가능한 특성을 갖는 IP의 단점인 파워 소모와 추가적인 면적을 효과적으로 보완한 면에 있어 큰 의의가 있다고 할 수 있다.

• 센서학회지
• /
• 제26권4호
• /
• pp.292-296
• /
• 2017

It has become ever harder to design reliable circuits with each nanometer technology node under normal operation conditions, a transistor device can be affected by various aging effects resulting in performance degradation and eventually design failure. The reliability (aging) effect has traditionally been the area of process engineers. However, in the future, even the smallest of variations can slow down a transistor's switching speed, and an aging device may not perform adequately at a very low voltage. Because of such dilemmas, the transistor aging is emerging as a circuit designer's problem. Therefore, in this paper, the impact of aging effects on the delay and power dissipation of digital circuits by using nanomneter MOSFET power gating structure has been analyzed.. Based on this analyzed aging models, a reliable digital circuits can be designed.

• 한국산업정보학회논문지
• /
• 제19권4호
• /
• pp.33-39
• /
• 2014

본 논문에서는 나노미티 기술에서 HCI와 BTI와 같은 노화 현상에 의해 야기되는 MOSFET 디지털 회로의 실패를 정확히 예측을 위한 플립플롭 기반의 온-칩 노화 센싱 회로를 제안한다. 제안된 센싱 회로는 순차회로의 가드밴드 (guardband) 위반에 대한 경고를 나타내는 타이밍 윈도우를 이용해서 노화에 의한 회로의 동작 실패 전에 경고 비트를 발생한다. 발생된 비트는 고신뢰의 시스템 설계를 위한 적응형 셀프-튜닝 방법에서 제어 신호로 사용될 것이다. 노화 센싱 회로는 0.11um CMOS 기술을 사용해서 구현되었고, 파워-게이팅 구조를 가지는 $4{\times}4$ 곱셈기에 의해서 평가되었다.