• 한국정보과학회논문지:시스템및이론
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• 제30권2호
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• pp.99-107
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• 2003

본 논문에서는 RTL 회로에 대한 테스트 용이도 분석방식과 테스트 용이화 설계 방식을 제안한다. RTL 회로에 대하여 제어도와 관측도를 분석하고 테스트 용이도를 높이기 위하여 테스트용 멀티플렉서의 삽입 위치를 결정한다. 그리고 삽입해야 할 테스트용 멀티플렉서의 우선순위를 결정하여 우선순위가 높은 몇 개의 테스트용 멀티플렉서만을 삽입한다. 제안하는 테스트 용이화 설계 방식은 우선순위가 높은 멀티플렉서만을 삽입함으로써 면적 오버헤드를 최소할 수 있다. 실험을 통해 주사 방식을 적용했을 때보다 적은 면적 증가율을 보이며, 높은 고장 검출율과 테스트 패턴의 효율을 얻을 수 있다. 그리고 주사 방식에 비해 테스트 패턴을 삽입하는데 필요한 시간이 적음을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.81-90
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• 2004

본 연구는 테스트 패턴 생성 알고리즘에서 결정 과정을 안내하는 데 이용되는 새로운 테스트 용이도 척도 계산법을 제안한다. 이 테스트 용이도 척도는 학습에 의해 얻어지는 회로의 구조적 정보를 이용한다. 제안된 테스트 용이도 척도는 오직 하나의 해결책이 존재할 경우 모순조건을 조기에 찾아내는 패턴을 유도하며, 반면에 다수의 해결책들이 존재할 경우 최소한의 모순이 발생토록 유도한다. 제안된 테스트 용이도 척도는 기존의 방법과 동일한 고장 검출율을 얻는 패턴을 얻는데 소요되는 CPU 시간을 상당히 감소시킨다.

• 한국산학기술학회논문지
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• 제4권1호
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• pp.7-12
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• 2003

테스트용이도(testability)분석은 논리회로에서 발생하는 stuck-at고장을 테스트하는 것이 어느 정도 어려운가를 예측 평가하기 위한 목적에서 이루어진다. 좋은 테스트용이도 분석 프로그램이 있다면, 회로의 테스트용이도를 개선하기 위한 좋은 방안을 회로 설계자들에게 사전에 제시해줌으로써, 테스트 문제에 미리 대비할 수 있도록 해준다. 그 동안 테스트용이도 분석을 효율적으로 수행하기 위한 연구가 있었다. 그러나 COP이나 SCOAP과 같은 기존의 대표적인 테스프용이도 분석 알괴리즘들은 트리 구조를 갖는 회로의 경우에 각 stuck-at고장의 테스트용이도 값을 효율적으로 계산할 수 있으나, 일반적인 구조의 회로에 대해서는 정확도가 떨어진다. 그 이유는 테스트용이도 분석을 선형적인 시간 내에 수행하기 위해서 각 신호신들은 재수렴 팬아웃(reconvergent fanout)으로 인한 상관관계가 없는 것으로 가정하기 때문이다. 본 논문에서는 테스트용이도 분석을 위해 신호선 상관관계를 고려한 개선된 방법을 제안한다. 제안된 방법에서는, 회로 내에서 재수렴 팬아웃과 이에 경향을 받는 게이트들에 대한 정보를 사전에 파악하기 위한 재수렴 팬아웃 분석 알고리즘을 이용하여, 재수렴 팬아웃으로 인한 효과를 테스트용이도 분석에 반영함으로써 정확도를 높이고 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (3)
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• pp.30-32
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• 2000

본 논문에서는 RTL 회로의 데이터패스에 대한 테스트 용이도 분석방식과 테스트 용이화 설계방식을 제안한다. 데이터패스에 대한 테스트 용이도 분석은 콘트롤러에 대한 정보없이 RTL 회로의 데이터패스만으로 수행한다. 본 논문에서 제안한 테스팅을 고려한 설계방식은 내장된 자체 테스트(BIST)나 주사(scan)방식이 아니며, 주사 방식을 적용했을 때에 비해 본 논문에서 제안한 테스트 용이화 설계방식을 적용했을 때에 보다 적은 면적 증가율(area overhead)을 보인다는 것을 실험을 통해 확인하였다. 또한, 회로 합성 후 ATPG를 통해 적은 면적 증가만으로 높은 고장 검출율(fault coverage)을 얻을 수 있음을 보인다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 추계학술발표대회
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• pp.340-343
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• 2010

스마트폰 어플리케이션은 소프트웨어의 평가를 구매자가 쉽게 확인 및 작성할 수 있어 품질이 매출에 직접적으로 영향을 끼쳐 소프트웨어의 품질을 향상시키기 위해서 테스트가 요구된다. 하지만 기존의 스마트폰 어플리케이션은 테스트 용이성을 고려하지 않고 개발되어 테스트를 위해 많은 비용이 증가한다. 본 논문은 이 문제를 해결하고자 소프트웨어 설계 단계에서 모델변환을 적용하여 테스트 용이성을 향상 시키는 방법을 제안한다. 대상 모델은 UML의 클래스 다이어그램이고 테스트 용이성 측정을 위해서 Binder방법을 사용한다. 적용사례로 안드로이드 기반의 소프트웨어인 SnakePlus를 구현하고, 이를 대상으로 설계 모델을 모델변환을 하여 테스트 용이성을 향상 시킨다.

• 한국통신학회논문지
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• 제26권5B호
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• pp.685-691
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• 2001

본 논문은 4단계 파이프 라인과 VLIW (Very Long Instruction Word) 구조를 갖는 FLOVA라는 DSP 프로세서의 테스트용이 설계 기법을 다룬다. Full-scan design, BIST(Built-In-Self-Test), IEEE 1149.1의 기법들이 플립플롭과 floaing point unit, 내장된 메모리, I/O cell 등에 각각 적용되었다. 이러한 기법들은 테스트 용이도의 관점에서 FLOVA의 구조에 적절하게 적용되었다. 본 논문에서는 이와 같이 FLOVA에 적용된 테스트 용이 설계의 특징들을 중심으로 상세하게 기술한다.

• 한국정보과학회논문지:시스템및이론
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• 제29권6호
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• pp.361-368
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• 2002

본 논문은 세 가지 중요한 설계 기준인 테스트 용이화, 설계 면적, 및 전체 수행 시간을 동시에 고려한 새로운 데이터 경로 합성 알고리즘을 제시한다. 우리는 테스트 용이화를 위한 선행 연구들에서 제시한 세 가지 기초적 척도들에 근거하여 새로운 테스트 용이화의 우수성에 대한 척도를 정의한다. 이 척도를 이용하여, 스케쥴링과 할당의 통합된 형태의, 단계식이며 점진적 개선을 통한, 합성 알고리즘을 제시한다. 벤치마크 설계와 다른 회로의 예를 통한 실험에서, 우리는 설계 면적과 수행 시간에 대해 매우 적은 추가 부담으로, 회로의 테스트 용이화가 향상됨을 보인다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (2)
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• pp.671-673
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• 1998

본 논문에서는 CMOS 2단 연산 증폭기에 존재하는 강고장을 검출하기 위한 새로운 아날로그 테스트 방법을 제안한다. 테스트 대상 회로는 테스트를 용이하도록 궤환 루프를 삽입하고 정현파 테스트 입력을 인가하여 출력단에 고장 효과를 발생시켜 고장을 검출하는 테스트 방법이다. 테스트 대상회로에 고장이 존재할 경우 출력 단에서 정현파가 아닌 DC 전압이나 왜곡 신호가 나타나 고장 검출이 용이하다. 제안된 테스트 방법은 테스트 입력 신호를 생성하기 위한 복잡한 알고리즘을 요구하지 않으므로 테스트 패턴 시간이 짧고, 비용이 절감된다. 또한 테스트를 위한 추가적인 하드웨어의 오브헤드가 적다. 본 논문에서 제안된 테스트 방법의 정당성과 효율성은 HSPICE 모의실험을 통하여 검증하였다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.55-65
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• 2004

본 논문에서는 레지스터 전송 수준의 데이터패스를 위한 효율적인 비주사 DFT 기법을 제안하였다. 데이터패스를 위해 제안된 비주사 DFT 기법은 레지스터 전송 수준(RTL : register transfer level) 회로에 대한 계층적 테스트 용이도(hierarchical testability) 분석을 통해 테스트 용이도를 향상시킴으로써 최소의 하드웨어 오버헤드를 가지고 데이터패스 버스 폭의 변화와 관계없이 항상 높은 고장 효율과 빠른 테스트 패턴 생성 시간을 보장한다. 실험 결과를 통하여 제안된 기법이 주사 기법보다 테스트 패턴 생성 시간, 테스트 패턴 적용 시간, 면적 오버헤드 면에서 우수함을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (하)
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• pp.1459-1462
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• 2001

혼성 신호 회로의 설계에 있어 저비용의 고효율 테스트 효율을 보장하기 위해 테스트의 노력은 계속되어 왔다. 특히 테스트를 고려한 BIST(built-in-self-test)설계 방법으로 발전해가고 있는 추세인데, 회로상에서 전체적인 테스트 용이도와 분석에 있어 보다 향상된 방법으로 접근할 수 있고 이러한 시스템에 대해 분석하는데 수월하게 할 수도 있다. 이 논문에서는 효과적인 테스트를 위한 방법을 위해 전압 검출기를 이용한 기준 전압 DC 테스트로써 테스트시간을 감소시키고 효과적인 고장 검출률을 갖는 BIST를 구현하는 것을 제안하였다. 즉 정상적인 회로와 고장회로에서의 동작에서 전압의 파이를 검출하는 회로를 하드웨어상으로 구성함으로써 비용과 시간등을 효과적으로 줄이는 방법을 제안하였다. 실험 결과에서는 기존의 BIST와 비교하여 향상된 것을 나타낸다.