• 한국정보통신학회논문지
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• 제19권7호
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• pp.1617-1622
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• 2015

본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 채널도핑농도 변화에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자 한다. 채널길이가 10 nm이하로 감소하면 차단전류에서 터널링 전류의 비율이 문턱전압이하 영역에서 차지하는 비율이 증가하게 된다. 비록 비대칭 이중게이트 MOSFET가 단채널효과를 감소시키기 위하여 개발되었을지라도 10 nm 이하에서 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 채널도핑농도의 변화에 대하여 차단전류 중에 터널링 전류의 비율 변화를 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 열방사 전류와 터널링 전류로 구성된 차단전류를 구하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 WKB(Wentzel- Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 채널도핑농도에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 채널두께, 상하단 게이트 산화막 및 전압 등의 파라미터에 따라 매우 큰 변화를 보이고 있었다.

• 한국정보통신학회논문지
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• 제20권7호
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• pp.1311-1316
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• 2016

본 연구에서는 단채널 비대칭 이중게이트 MOSFET의 채널길이에 따른 문턱전압이동에 터널링전류가 미치는 영향을 분석하고자 한다. 채널길이가 10 nm 이하로 감소하면 터널링 전류는 급격히 증가하여 문턱전압이동 등 2차효과가 발생한다. 단채널 효과를 감소시키기 위하여 개발된 비대칭 이중게이트 MOSFET의 경우에도 터널링 전류에 의한 문턱전압이동은 무시할 수 없게 된다. 차단전류는 열방사전류와 터널링 전류로 구성되어 있으며 채널길이가 작아질수록 터널링전류의 비율은 증가한다. 본 연구에서는 터널링 전류를 분석하기 위하여 WKB(Wentzel-Kramers-Brillouin) 근사를 이용하였으며 채널 내 전위분포를 해석학적으로 유도하였다. 결과적으로 단채널 비대칭 이중게이트 MOSFET에서는 채널길이 가 작아질수록 터널링 전류의 영향에 의한 문턱전압이동이 크게 나타나고 있다는 것을 알 수 있었다. 특히 하단게이트 전압 등에 따라 터널링 전류에 의한 문턱전압 값은 변할지라도 문턱전압이동은 거의 일정하였다.

• 한국정보통신학회논문지
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• 제11권5호
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• pp.955-960
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• 2007

본 연구에서는 단채널효과를 감소시키기 위하여 개발되고 있는 이중게이트 MOSFET의 게이트인가 전압에 따른 터널링전류의 변화를 관찰하고자한다. 소자가 나노단위까지 스케일링되면서 터널링전류는 매우 중요한 전류요소가 되었으며 특히 차단전류를 구성하고 있는 열방사전류와 비교하면 소자의 크기가 미세해질수록 급격히 증가하는 특성을 보이고 있다. 이를 감소시키기 위한 연구가 활발히 진행되고 있으며 본 연구에서는 이에 부응하기 위하여 게이트 인가전압에 따른 터널링전류의 변화를 고찰할 것이다. 게이트전압에 대한 터널링전류 변화를 관찰하기 위하여 전위분포함수를 유도하였으며 전위분포함수와 터널링확률의 관계로부터 차단전류변화를 유도하였다. 이와같이 유도한 전류는 열방사전류와 비교되었으며 터널링전류 감소를 위한 유효게이트전압에 대한 관계를 유도하였다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.163-168
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• 2015

본 연구에서는 10 nm이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 하단 게이트 전압에 대한 터널링 전류(tunneling current)의 변화에 대하여 분석하고자한다. 단채널 효과를 감소시키기 위하여 개발된 다중게이트 MOSFET중에 비대칭 이중게이트 MOSFET는 채널전류를 제어할 수 있는 요소가 대칭형의 경우보다 증가하는 장점을 지니고 있다. 그러나 10nm 이하 채널길이를 갖는 비대칭 이중게이트 MOSFET의 경우, 터널링 전류에 의한 차단전류의 증가는 필연적이다. 본 연구에서는 차단전류 중에 터널링 전류의 비율을 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 포아송방정식을 이용하여 구한 해석학적 전위분포와 WKB(Wentzel-Kramers-Brillouin) 근사를 이용하여 터널링 전류를 구하였다. 결과적으로 10 nm이하의 채널길이를 갖는 비대칭 이중게이트 MOSFET에서는 하단 게이트 전압에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 상하단 산화막 두께 그리고 채널두께 등에 따라 매우 큰 변화를 보이고 있었다.

• 한국정보통신학회논문지
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• 제20권5호
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• pp.992-997
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• 2016

본 논문에서는 단채널 비대칭 이중게이트 MOSFET의 상하단 산화막 두께비에 대한 터널링 전류의 변화에 대하여 분석하고자 한다. 채널길이가 5 nm까지 감소하면 차단전류에서 터널링 전류의 비율이 크게 증가하게 된다. 이와 같은 단채널효과는 상하단 게이트 산화막 구조를 달리 제작할 수 있는 비대칭 이중게이트 MOSFET에서도 발생하고 있다. 본 논문에서는 상하단 게이트 산화막 두께비 변화에 대하여 차단전류 중에 터널링 전류의 비율 변화를 채널길이, 채널두께, 도핑농도 및 상하단 게이트 전압을 파라미터로 계산함으로써 단채널에서 발생하는 터널링 전류의 영향을 관찰하고자 한다. 이를 위하여 포아송방정식으로부터 해석학적 전위분포를 구하였으며 WKB(Wentzel-Kramers-Brillouin)근사를 이용하여 터널링 전류를 구하였다. 결과적으로 단채널 비대칭 이중게이트 MOSFET에서는 상하단 산화막 두께비에 의하여 터널링 전류가 크게 변화하는 것을 알 수 있었다. 특히 채널길이, 채널두께, 도핑농도 및 상하단 게이트 전압 등의 파라미터에 따라 매우 큰 변화를 보이고 있었다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.876-884
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• 2017

TCAD 시뮬레이션을 이용하여 소스 영역으로 오버랩된(Overlapped) 게이트를 가진 실리콘(Si), 게르마늄(Ge)과 실리콘-게르마늄(Si-Ge) Hetero 터널 전계효과 트랜지스터(Tunnel Field-Effect Transistor; TFET)의 터널링 전류 특성을 분석하였다. $SiO_2$를 산화막으로 사용한 Si-TFET의 경우에 포인트와 라인 터널링이 모두 나타나서 험프(Hump) 현상이 나타난다. Ge-TFET는 구동전류가 Si-TFET보다 높으나 누설전류가 높고 포인트 터널링이 지배적으로 나타난다. Hetero-TFET의 경우에 구동전류가 높게 나타나고 누설전류는 나타나지 않았으나 포인트 터널링이 지배적으로 나타난다. $HfO_2$를 산화막으로 사용한 Si-TFET의 경우에 라인 터널링의 문턱전압(threshold voltage)이 감소하여 라인 터널링만 나타난다. Ge과 Hetero-TFET의 경우에 포인트 터널링의 문턱전압이 감소하여 포인트 터널링에 의해 동작되며 Ge-TFET는 누설전류가 증가하였고, Hetero-TFET에서 Hump가 나타난다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.243-244
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• 2017

이 논문은 터널링 전계효과 트랜지스터의 밴드 간 터널링 전류 계산에 대하여 1차원과 2차원 방향의 터널링이 어떤 차이를 나타내는지 알아보았다. 2차원 방향의 터널링은 1차원 방향의 터널링에서 계산 되지 않는 대각선 방향의 터널링이 나타나기 때문에 더 정확한 터널링 전류를 계산할 수 있다. 시뮬레이션 결과는 문턱전압 이상의 전압에서는 2차원 방향으로 일어나는 터널링이 큰 영향을 미치지 않지만, 문턱전압 이하에서는 문턱전압 이하 기울기에 많은 영향을 미친다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.611-613
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• 2016

TCAD 시뮬레이션을 이용하여 소스영역으로 오버랩된(overlapped) 게이트를 가진 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor; TFET)의 오버랩된 게이트 길이에 따른 터널링 전류 특성을 조사하였다. 터널링은 크게 라인터널링과 포인트 터널링으로 구분되는데, 라인터널링이 포인트터널링보다 subthreshold swing(SS), on-current에서 더 높은 성능을 보인다. 본 논문은 Silicon, Germanium, Si-Ge Hetero TFET구조에서 게이트 길이를 소스영역으로 오버랩될 경우에 포인트 터널링과 라인터널링의 효과를 조사해서 SS와 on-current에 최적합한 구조의 가이드라인을 제시한다.

• 한국결정성장학회지
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• 제8권3호
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• pp.411-418
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• 1998

LPCVD 방법으로 실리콘 산화막 두께 10nm에서 80nm인 MOS를 제작하였다. 그리고 스트레스 전계 산화막 전류의 두께 의존성을 조사하였다. 산화막 전류는 스트레스 전류와 전이전류로 구성되어 있음을 보여 주었다. 스트레스 전류는 스트레스 유기 누설전류와 직류전류로 이루어졌으며 산화막을 통하는 트립 어시스트 터널링으로 행해진다. 전이전류는 계면에서 트랩의 터널링 충전과 방전에 의해 이루어진다. 스트레스 전류는 산화막 전류의 두계 한계를 평가하는데 이용되고 전이전류는 기억소자에서 데이터 유지에 사용된다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.869-875
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• 2017

본 연구에서는 TCAD 시뮬레이션을 이용하여 4가지 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistors; TFETs) 구조에 따른 특성을 조사하였다. 단일게이트 TFET(SG-TFET), 이중게이트 TFET(DG-TFET), L-shaped TFET(L-TFET), Pocket-TFET(P-TFET)의 4가지 TFET를 유전율과 채널 길이를 변화함에 따라서 드레인 전류-게이트전압 특성을 시뮬레이션해서 문턱전압이하 스윙(Subthreshold Swing; SS)과 구동 전류(On-current)면에서 비교하였다. 고유전율을 가지며 라인 터널링을 이용하는 L-TFET 구조와 P-TFET 구조가 포인트 터널링을 이용하는 SG-TFET와 DG-TFET보다 구동전류면에서 10배 이상 증가하였고, SS면에서 20 mV/dec이상 감소하였다. 특히, 고유전율을 가진 P-TFET의 주 전류 메카니즘이 포인트 터널링에서 라인터널링으로 변화하는 험프현상이 사라지면서 SS가 매우 향상되는 것을 보였다. 4가지 TFET 구조의 분석을 통해 포인트터널링을 줄이고 라인터널링을 강조하는 새로운 TFET 구조의 가이드 라인을 제시한다.