• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2017년도 추계학술대회
• /
• pp.520-521
• /
• 2017

일반적인 카운터 타입의 시간-디지털 변환기에서 시간간격 신호와 클록신호의 비동기로 인하여 디지털 변환에러가 발생한다. 클록의 주기를 $T_{CLOCK}$라고 하면, 시간간격 신호의 시작신호와 클록의 비동기로 인하여 최대 $T_{CLOCK}$의 변환에러가 발생한다. 그리고 시간간격 신호의 멈춤신호와 클록의 비동기로 인하여 최대 $-T_{CLOCK}$의 변환에러가 발생한다. 그러나 시작신호와 클록을 동기화하고 클록을 시간간격 신호동안 발생시킬 경우 디지털 변환에러의 범위는 0에서 $(1/2)T_{CLOCK}$이다.

• 대한전자공학회논문지SD
• /
• 제38권6호
• /
• pp.446-455
• /
• 2001

본 논문은 GPS 수신기를 이용한 정밀 동기 클록 발생기의 PLD 구현에 관한 것이다. GPS 수신기에서는 동기화 된 IPPS 신호를 발생하는데, 이를 이용하여 시각동기와 클록 보정 등을 행할 수 있다. 본 연구에서는 저가격의 오실레이터로부터 높은 정확도의 클록을 발생시킬 수 있는 DPLL 구조의 정밀 동기 클록 발생기를 ALTERA FLEX EPM6016TC144-3 PLD를 이용하여 구현하였다. 이를 이용하여 GPS 수신기를 함께 이용하여 높은 정밀도를 가지며 동기화 된 1MHz 클록을 발생시키는 하드웨어를 설계하고 구현한다.

• 한국정보통신학회논문지
• /
• 제21권7호
• /
• pp.1261-1266
• /
• 2017

지연 시간 전압 분산 변환기 (DVVC) 및 평균 회로 (AC)가 있는 지터 억제 지연 고정 루프 (DLL) 기반 클록 발생기를 제안하였다. 제안한 클록 발생기는 지연고정루프에서 무작위로 발생하는 지터와 회로의 구조에 의해 발생하는 지터를 억제하도록 하였다. 지연 시간 전압 분산 변환기는 각 지연단의 지연 차이를 감지하고 출력 전압을 생성한다. 평균회로는 두개의 연속되는 지연 시간 전압 분산 변환기의 출력 전압을 평균화 한다. 지연 시간 전압 분산 변환기 및 평균 회로는 연속적인 지연단의 지연 시간을 평균화하고 모든 지연단의 지연 시간을 동일하게 만든다. 또한 루프필터 출력 전압의 변동을 줄이기 위해 부궤환 기능으로 효과적인 작동을 하는 스위치가 있는 커패시터가 도입되었다. One-poly six-metal $0.18{\mu}m$ CMOS 공정으로 제작 된 DLL 기반 클록 발생기의 측정 결과는 13.4 ps rms 지터특성을 보여준다.

• 대한전자공학회논문지SD
• /
• 제46권7호
• /
• pp.68-73
• /
• 2009

본 논문에서는 CMOS 회로를 이용하여 디스플레이포트(DisplayPort)에 사용 가능한 스프레드 스펙트럼 클록 발생기(SSCG)를 제안하고 구현하였다. 스프레드 스펙트럼 클록 발생기를 1-1 MASH 시그마-델타 변조기(Sigma-delta modular)를 이용한 분수형 분주기를 사용하여 분주비를 변화시켜 확산시키는 구조를 사용하였다. MASH 1-1 시그마-델타 변조기를 사용하게 되면 회로구성이 용이해지고 면적일 줄일 수 있는 장점이 있다. 시그마 델타 변조기를 이용한 스프레드스펙트럼 생성기의 장점은 확산비율과 변조율을 시그마 델타 변조기의 입력 값을 변조하여 정확하게 조절할 수 있다는 것이다. 확산비율과 변조율은 디스플레이포트 표준 스펙에 만족되도록 설계하였고, 디스플레이포트 링크심볼클록인 270MHz/162MHz 듀얼 모드 클록에서도 만족하도록 설계하였다. 그리고 변조파형은 33KHz의 삼각파의 형태를 취하고 있고, 0.25%의 다운스프레드 스펙트럼 클록이 발생한다. 스프레드 스펙트럼 클록 발생기의 세부 설계블록들은 모두 풀커스텀 방식으로 설계하였다. 또한 0.18$\mu$m 1P-6M CMOS 공정을 사용하여 설계 및 제작되었으며, 레이아웃 된 전체 블록의 면적은 0.620mm $\times$ 0.780mm이었다. 칩 측정결과 디스플레이포트 동작기준을 잘 만족함을 보였다.

• 한국정보통신학회논문지
• /
• 제21권5호
• /
• pp.893-898
• /
• 2017

카운터 타입의 시간-디지털 변환기를 공급전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정을 이용하여 설계하였다. 일반적인 시간-디지털 변환기에서는 클록의 주기가 $T_{CK}$일 때, 시작신호와 클록의 시간차에 의해 최대 $T_{CK}$의 변환 에러가 발생한다. 그리고 멈춤신호와 클록의 시간차로 인해 -$T_{CK}$의 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기는 이러한 단점을 보완하기 위해 클록은 시작신호 및 멈춤신호와 동기화하여 회로 내에서 생성되도록 설계하였다. 설계된 시간-디지털 변환기에서 시작신호와 클록의 시간차에 의한 변환에러는 발생하지 않으며, 멈춤신호에 의한 변환에러의 크기는 (1/2)$T_{CK}$로 감소된다.

• 한국정보통신학회논문지
• /
• 제23권7호
• /
• pp.816-821
• /
• 2019

듀얼에지 T 플립플롭을 사용하여 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 공급 전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정으로 설계하였다. 일반적인 시간-디지털 변환기에서 클록의 주기가 T일 때, 입력신호와 클록의 비동기로 인하여 클록의 주기에 해당하는 변환 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기의 클록은 입력신호인 시작신호와 동기화되어 생성된다. 그 결과 시작신호와 클록의 비동기로 인해 발생할 수 있는 변환 에러는 발생하지 않는다. 그리고 카운터를 구성하는 플립플롭은 분해능 향상을 위해 클록의 상승에지와 하강에지에서 동작하는 듀얼에지 플립플롭으로 구성하였다.

• 한국컴퓨터정보학회논문지
• /
• 제4권1호
• /
• pp.28-37
• /
• 1999

본 논문에서는 클록 입력을 갖는 대표적인 회로인 5비트 카운터를 대상회로로 선정하여 경계면 스캔 구조를 적용하고, 대상회로에 대한 지연시험을 위한 새로운 시험 구조와 지연시험 절차를 개발하였다. 지연시험 대상회로가 클록 입력을 갖는 경우, 기존의 경계면 스캔 구조에서는 동일한 패턴의 중복 입력, 클록 입력과 데이터 입력과의 시간 간격과, 패턴 입력과 응답값 캡쳐까지의 시간 문제에 의해 적절치 않음을 보였다. 본 논문에서 제안하는 지연 시험 구조는 클록 계수 발생기를 사용하여 연속 발생시킬 클록의 개수를 입력받아 이를 대상회로의 클록 입력에 적용하여 대상회로에 대한 입력 패턴의 중복문제를 해결하였다. 또한 시스템 클록을 TCK로 사용하여 대상회로를 정상 속도에서 동작할 수 있도록 하였다. 연속적인 클록 발생에 TCK를 사용함으로써 대상회로를 정상 속도에서 검증할 수 있다. 제안된 시험 구조와 절차는 대상회로에 대한 타이밍 시뮬레이션을 통해 동작의 정확성을 확인하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2011년도 추계학술대회
• /
• pp.436-439
• /
• 2011

본 논문은 클록 보정회로를 가진 1V 2.56-GS/s 6-bit flash analog-to-digital converter (ADC) 제안한다. 제안하는 ADC 구조에서 아날로그 블록은 단일 T/H와 2단의 프리앰프, 그리고 비교기를 사용된다. 2단의 프리앰프와 비교기의 출력에 옵셋의 크기를 줄이기 위하여 저항 평균화 기법을 적용하였다. 디지털 블록은 quasi-gray rom base 구조를 사용한다. 3입력 voting 회로로 flash ADC에서 발생하기 쉬운 bubble error를 제거하였으며, 고속 동작을 위해 단일 클록을 사용하는 TSPC F/F로 구현한다. 제안하는 flash ADC는 클록 듀티 비를 조절할 수 있는 클록 보정회로를 사용한다. 클록 보정 회로는 비교기 클록 듀티 비를 조절하여 리셋 시간과 evaluation 시간의 비율을 최적화함으로 dynamic 특성을 확보한다. 제안한 flash ADC는 1V 90nm의 CMOS 공정에서 설계되었다. Full power bandwidth인 1.2 GHz 입력에 대하여 ADC 성능을 시뮬레이션을 통해 확인하였다. 설계된 flash ADC의 면적과 전력소모는 각각 $800{\times}400\;{\mu}m^2$와 193.02mW 이다.

• 전기전자학회논문지
• /
• 제15권1호
• /
• pp.23-28
• /
• 2011

본 논문에서는 CMOS 회로를 이용한 스프레드 스펙트럼 클록 발생기(SSCG)를 제안하고 구현하였다. 지연고정루프(DLL)의 저역통과필터(LPF)에 스프레드 스펙트럼 클럭 변조 로직에 의해 조절되는 전하펌프를 연결하여 전압 제어지연로직(VCDL)에 가해지는 제어전압을 조절함으로써 주파수의 변화를 유도하는 방법을 사용하였다. 이와 같은 구조에서는 변조 비율을 조절하기 위한 부가적인 회로가 필요없기 때문에 레이아웃 면적이 작아지게 되고 전력소모가 작아지는 장점을 갖는다. 스프레드 스펙트럼 클록 발생기는 UMC 0.25um 공정을 이용하여 시뮬레이션 및 레이아웃을 수행하였으며 전체 면적은 290um${\times}$120um^2 이다.

• 대한전자공학회논문지SD
• /
• 제47권6호
• /
• pp.13-21
• /
• 2010

본 논문에서는 가변 펌핑 클록 주파수를 이용한 모바일 D랩용 고효율 승압 전압 발생기를 제안한다. 제안된 승압 전압 발생기는 효율을 높이기 위해서 3단 Cross-coupled 점하 펌프를 사용하였으며, 또한 최종 출력 전압의 승압 시간을 줄이기 위해 기존의 승압 전압 발생기에서 사용되는 고정된 펌핑 클록 주파수 대신 전압 제어 발생기를 사용하여 펌핑 클록 주파수을 가변하였다. 따라서 제안된 승압 전압 발생기는 1.2 V 전원 전압, 최대 2 mA의 부하 전류, 1 nF의 부하 캐퍼시터 조건에서 24.0-${\mu}s$안에 3.0 V의 최종 출력 전압을 승압할 수 있다. 실험 결과 제안된 승압 전압 발생기는 에너지 소비를 26% (1573 nJ $\rightarrow$ 1162 nJ), 승압 시간을 29% (33.7-${\mu}s$ $\rightarrow$ 24.0-${\mu}s$) 감소시켰다. 따라서 제안된 승압 전압 발생기를 사용함으로써, 높은 에너지 효율과 빠른 승압을 동시에 구현할 수 있다.