한국정보통신학회:학술대회논문집 (Proceedings of the Korean Institute of Information and Commucation Sciences Conference)

한국정보통신학회 (The Korea Institute of Information and Commucation Engineering)
권호 표지

클록 보정회로를 가진 1V 2.56-GS/s 6-bit Flash ADC

1V 2.56-GS/s 6-bit Flash ADC with Clock Calibration Circuit

  • Kim, Sang-Hun (School of Electronic Engineering, Kumoh National Institute of Technology) ;
  • Lee, Han-Yeol (School of Electronic Engineering, Kumoh National Institute of Technology) ;
  • Jang, Young-Chan (School of Electronic Engineering, Kumoh National Institute of Technology)
  • 발행 : 2011.10.26
PDF 다운로드
⟨ 이전 논문 다음 논문 ⟩

초록

본 논문은 클록 보정회로를 가진 1V 2.56-GS/s 6-bit flash analog-to-digital converter (ADC) 제안한다. 제안하는 ADC 구조에서 아날로그 블록은 단일 T/H와 2단의 프리앰프, 그리고 비교기를 사용된다. 2단의 프리앰프와 비교기의 출력에 옵셋의 크기를 줄이기 위하여 저항 평균화 기법을 적용하였다. 디지털 블록은 quasi-gray rom base 구조를 사용한다. 3입력 voting 회로로 flash ADC에서 발생하기 쉬운 bubble error를 제거하였으며, 고속 동작을 위해 단일 클록을 사용하는 TSPC F/F로 구현한다. 제안하는 flash ADC는 클록 듀티 비를 조절할 수 있는 클록 보정회로를 사용한다. 클록 보정 회로는 비교기 클록 듀티 비를 조절하여 리셋 시간과 evaluation 시간의 비율을 최적화함으로 dynamic 특성을 확보한다. 제안한 flash ADC는 1V 90nm의 CMOS 공정에서 설계되었다. Full power bandwidth인 1.2 GHz 입력에 대하여 ADC 성능을 시뮬레이션을 통해 확인하였다. 설계된 flash ADC의 면적과 전력소모는 각각 $800{\times}400\;{\mu}m^2$와 193.02mW 이다.

키워드