• Proceedings of the Korea Multimedia Society Conference
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• 2001.11a
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• pp.35-40
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• 2001

동적 전압 조정(DVS)은 모바일 환경에서 프로세서에서의 전력 소모를 줄일 수 있는 가장 효율적인 방법으로 많은 연구가 진행중이다 또한 MPEG 디코딩은 모바일 기기에서 가장 중요하고 또한 전력 소모가 큰 어플리케이션 중 하나이다. 본 논문에서는 모바일 환경에 적합한 MPEG 디코더를 DVS를 이용하여 구현하였고 전력 소모를 측정하였다. 제안된 첫번째 DVS 알고리즘은 이전의 workload에 의해 다음 workload를 예측하여 전압을 조정하는 것이고, 두번째 알고리즘은 MPEG 프레임의 종류 및 크기를 이용하여 다음 프레임의 디코딩 시간을 예측 한 후 전압을 조절하는 것이다. 실험을 통하여 두번째 알고리즘에 의한 MPEG 디코더가 더 정확한 workload 예측을 통하여 QoS의 저하를 최소화하면서 전력 소모를 더 많이 줄일 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.43 no.5 s.311
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• pp.1-7
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• 2006

This paper presents experimental instruction-level current consumption model for low power microcontroller ATmega128. The accessibility of instruction for internal memory decides power consumption of the microcontroller as much as 17% of difference between access instruction and non-access instruction. The power consumption for the given program will be increased in the proportional to the ratio of memory access instruction and lower level memory access in the hierarchy. Throughout the current consumption model, the power consumption can be predicted and optimized in the direction of reducing the frequency memory access. Also, the various optimization methods are introduced in terms of software and hardware viewpoints.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.2
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• pp.47-54
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• 2004

Up to the present, there have been many works to analyze interconnects on timing aspects, while less works have been done on power aspects. As resistance of interconnects and rise time of signals increase, power consumption associated with interconnects is ever-increasing. In case of clock trees, particularly power consumption associated with interconnects is over 30％ of total power consumption. Hence, an efficient method to compute power consumption of interconnects is necessary and in this paper we propose a simple yet accurate method to estimate dynamic power consumption of interconnects. We propose a new reduced-order model to estimate power consumption of large interconnects. Through the proposed model which is directly derived from total capacitance and resistance of interconnects, we show that the dynamic power consumption of whole interconnects can be approximated, and propose an analytical method to compute the power consumption. The results applying the proposed method to various RC networks show that average relative error is 1.86％ and maximum relative error is 9.82％ in comparison with HSPICE results.

• Electronics and Telecommunications Trends
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• v.28 no.2
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• pp.86-96
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• 2013

본고에서는, 국내외 대기전력 감소 프로그램 소개를 통해서 스마트 가전 시장의 대기전력 요구사항을 살펴보고, 해당 요구사항을 만족시키기 위한 기술 동향을 분석하고, 장기적인 스마트 가전 소모전력 감소를 위한 기술 방향을 제시하였다. 대기전력 감소 프로그램을 만족하기 위해서는, 전력반도체를 통한 수동대기 상태의 소모전력 감소 기술과 능동대기 상태의 소모전력 감소 기술개발이 동시에 추진되어야 한다. 더불어, 대학 및 연구소를 통한 장기적 지속적인 원천기술 확보와 기업들의 실험적 접근을 제공하는 인프라 구축의 동반 전략과, 더욱 강력한 대기전력 감소 프로그램의 실행을 통해 기술개발의 필요성을 폭넓게 증대시키는 전략적 접근이 바람직하다.

• The KIPS Transactions:PartD
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• v.16D no.6
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• pp.871-880
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• 2009

Along with the complexity and size growth of embedded software, it is critical to meet the nonfunctional requirements such as power consumption as well as functional requirements such as correctness. This paper, apart from the existing studies of source code-based power analysis, proposes an approach of model-based power analysis using UML 2.0. Specially, we focus on the development of energy library to analyze the power consumption of embedded software. Our energy library supports model-based power analysis, and also supports the easy adaption for the change of embedded application.

• Journal of Digital Contents Society
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• v.14 no.1
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• pp.1-5
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• 2013

In this paper a study of efficient CPLD low power algorithm is proposed. Proposed algorithm applicate graph partition method using DAG. Circuit representation DAG. Each nodes set up cost. The feasible cluster create according to components of CPLD. Created feasible cluster generate power consumption consider the number of OR-term, the number of input and the number of output. Implement a circuit as select FC having the minimum power consumption. Compared with experiment [9], and power consumption was decreased. The proposed algorithm is efficient. this paper, we proposed FPGA algorithm for consider the power consumption.

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.58-60
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• 2001

제한된 전력 원을 사용하는 휴대용기기의 대중화에 따라 제한된 전력 원을 보다 효율적으로 사용할 수 있게 하는 저 전력에 대한 연구가 활발히 진행 중에 있다. 특히 휴대용 기기의 성능이 더욱더 고성능화 됨에 따라 휴대용 기기에도 SRAM, DRAM, SDRAM등의 각종 메모리 시스템이 사용되기 시작하였다. 또한 이러한 메모리 시스템은 전체 시스템에 있어서 주요한 전력소모 요인이 되었다 따라서 본 논문에서는 이러한 메모리 장치에 대한 전력 소모 특성을 분석 수행하였으며 분석 수행 방법에 있어서 기존의 방법과는 다르게 Address, Data, 제어신호등에 따른 에너지 소모 특성을 분석함으로서 기존의 연구와는 다르게 H/W차원뿐 아니라 더 상위레벨의 S/W차원가지의 에너지 소모 절감 기법 개발을 위한 흑은 저 전력 S/W 제작을 위한 자료로서 사용될 수 있는 기초 자료를 제공하였다.

• Journal of Convergence Society for SMB
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• v.1 no.1
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• pp.55-65
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• 2011

Due to the rapid advance of IT technologies such as mobile communication, sensor network, wearable computer, and so on, the needs of embedded software has increased. In those domain areas, the development of low-power embedded software is one of critical issues to enhance servicability of the system because almost embedded system depends on battery-based power supply system. Therefore this paper identifies the factors that can reduce the power consumption in embedded software operation, and proposes the method that how to handle the factors in software development process. Even though the existing and general studies about power reduction has been performed with code-based analysis, this analysis approach can lead reworks when the requirement for power consumption was not met. Our proposed techniques will support the power reduction in embedded software development process whenever the code was not developed. Our proposed process for lop-power embedded software development can gives the high quality in power-related serviceability.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.464-469
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• 2007

현재 이동용 장치(Mobile Device)들에서 전력 소모는 사용자들의 요구에 따라 성능 다음으로 중요한 비중을 차지하고 있다. 특히 배터리 셀의 기술 증가에 비해 프로세서들의 성능 및 요구하는 소비전력이 크게 증가함에 따라 프로세서의 전력 소모를 최소화 하는 연구들이 많이 진행되고 있다. 특히 프로세서의 전력 소모가 많은 비중을 차지함에 따라 프로세서의 전력 소모를 낮추기 위한 방법으로 많은 프로세서들은 DVS(Dynamic Voltage Scaling)와 DFS(Dynamic Frequency Scaling)를 지원한다. 실제 프로세서의 전력 소모는 공급전압에 의 제곱에 비례하고 동작 클럭(Clock) 주파수에 비례한다. 그러나 공급전압은 다시 동작 클럭 주파수에 비례함으로써 DVS와 DFS를 지원하는 대부분의 프로세서는 동작 클럭 주파수를 낮춤으로서 많은 전력 소모를 줄일 수 있게 된다. 그러나 동작 클럭 주파수를 낮추게 되면 태스크들의 실행 시간이 길어지게 되어 실시간 시스템에서 실시간성을 보장하지 못하게 된다. 본 논문에서는 상호간에 공유자원을 갖는 태스크들의 실시간성을 보장하며 동작 클럭 주파수를 낮추는 알고리즘을 제안한다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.19 no.3
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• pp.91-96
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• 2019

There are so many low power MAC protocols for wireless sensor network. IEEE802.15.4 among them has disadvantage of a large power consumption for synchronization. To save power consumption it use the superframe operation alternating sleep mode and awake mode. But latency is longer result from superframe operation. Typical asynchronous B-MAC can have shorter latency according to check interval. But transmitter consumes more power because of long preamble. And receiver is suffering from overhearing. In this paper, we propose the adaptive check interval scheme of B-MAC for enhancing the power consumption and delay latency performance. Its power consumption is evaluated by comparing the proposed scheme with a typical IEEE802.15.4.