• 전력전자학회:학술대회논문집
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• 전력전자학회 2015년도 추계학술대회 논문집
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• pp.141-142
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• 2015

본 논문에서는 동기 좌표계 비례 적분(PI) 전류 제어기의 이득 산정에 따른 계통 외란 발생 시 제어기의 응답 특성을 연구하였다. PI 전류 제어기의 이득 선정 시 플랜트의 시정수와 적분기 시정수를 같게 설정하는 극점-영점 상쇄 기법을 사용하여 전류 제어 특성을 결정할 수 있다. 그러나 극점-영점 상쇄 기법을 통해 이득이 선정된 전류 제어기는 계통에 외란 발생시 제어기 응답 특성이 느려진다. 적분기 시정수를 샘플링 주기를 이용하여 선정한다면 계통 외란에 강인한 특성을 갖게 된다. 제안된 방법은 각각 선정된 적분기 시정수를 가지고 외란에 대한 주파수 응답 특성과 데드 타임이 추가된 계통연계형 인버터 시뮬레이션 결과를 비교 분석하여 제안된 적분기 시정 수 선정 방법이 외란에 더 강인함을 검증하였다.

• 한국정보통신학회논문지
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• 제6권6호
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• pp.891-896
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• 2002

본 논문에서는 저전압 동작이 가능하도록 완전차동 구조의 적분기에 전압조절을 위한 튜닝회로를 추가하여 새로운 적분기를 제안하였다. 제안된 적분기는 이득과 주파수 더 나아가 응용회로의 특성에 영향을 주는 트랜스컨덕턴스값을 증가시키기 위해 전류미러 방식을 이용하여 구성되었다. HSPICE 시뮬레이션 결과, 제안된 적분기는 기존의 완전자동 구조의 적분기에 비해 그 이득값이 두 배 이상 향상되었으며, 간단한 전압조절을 통한 이득 및 주파수 조절이 가능하였다.

• 한국음향학회지
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• 제16권3호
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• pp.106-113
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• 1997

본 논문에서는 저전압 아날로그-디지털 혼성모드 신호처리를 위한 3V CMOS 연속시간 완전균형 적분기가 설계되었다. 설계된 완전균형 적분기의 기본구조는 NMOS와 PMOS 트랜지스터를 이용한 상보형 회로이며, 이러한 상보형 회로는 적분기의 트랜스컨덕턴스를 증가시킬수 있는 장점이 있다. 그리고 트랜스컨덕턴스의 증가는 적분기의 단위이득 주파수, 폴 그리고 영점을 증가시킨다. 소신호해석과 SPICE 시뮬레이션을 통해 기존의 적분기들과 비교하여 이러한 개선점들을 증명하였다. 0.8 3V CMOS CMOS 공정 파라미터를 이용하여 완전균형 상보형 적분기의 응용회로로서 3차 능동 지역통과 필터를 설계하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 학술대회 논문집 전문대학교육위원
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• pp.149-151
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• 2000

본 논문에서는 완전균형 상보형 적분기에서 그 이득과 단위이득 주파수 특성을 향상시킬 수 있는 high-swing cascode 구조를 이용한 새로운 적분기를 설계하였다. 설계된 high-swing cascode 적분기는 $0.25{\mu}m$ n-well CMOS 공정 파라미터를 이용하여 HSPICE 시뮬레이션 하였으면, 그 결과 제안된 회로는 2V 공급전압에서 전력소모는 1.04mW이고 차단주파수는 100MHz를 갖으며 이득은 51dB로서 이 적분기를 이용한 능동필터 설계시 요구조건인 40dB 이상의 이득 값을 만족한다.

• 전자공학회논문지
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• 제54권1호
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• pp.26-32
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• 2017

본 논문에서는 설계 요구가 높고, 전력 소모가 높은 opamp를 이용하는 기존의 능동형 적분기를, 수동형 적분기로 대체하여 고속의 저전력, 고해상도 특성을 갖는 incremental delta-sigma ADC를 소개한다. 능동형 적분기에서 수동형 적분기로의 변환을 위해, 기존의 능동형 적분기의 특성을 분석하였다. 이를 바탕으로 opamp의 설계 요구를 낮추고, 더 나아가 opamp를 사용하지 않는 저전력의 수동형 적분기를 제안하였다. 65nm 공정을 이용하여 수동형 적분기로 구성된 1차 single-bit incremental delta-sigma ADC를 설계하였다. Transistor-level 시뮬레이션 결과, 이는 supply 전압이 1.2V인 상황에서 modulator만 0.6uW, digital filter를 포함한 ADC 전체에서 6.25uW를 소모하며 BW 22KHz, SNDR 71dB, dynamic range 74.6dB을 달성하였다.

• 대한전자공학회논문지
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• 제15권4호
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• pp.20-25
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• 1978

능동 RC 여파회로 설계에 보상 적분기와 가산 증폭기를 사용하였다. 두개의 보상 적분기를 기본회로망(메모리 소자)으로 하고 여기에 세개의 단자를 인출하여 적당한 가산 증폭기 만을 연결하므로써 평면의 좌반면에 복소수 pole을 가지는 2계 전달함수를 구현할 수 있다.

• 전자공학회논문지C
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• 제35C권9호
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• pp.64-72
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• 1998

본 논문에서는 상보형 high swing cascode 전류미러를 이용하여 저전압, 저전력 구동이 가능하고 고주파수 응용이 가능한 전류 적분기를 설계하였다. 간단한 전류미러로 구성된 적분기는 적분기의 비 이상적인 입력, 출력 저항 때문에 출력 전류 오차가 발생하는데 제안된 전류 적분기는 출력 저항이 증가하여 출력 전류의 오차가 감소하였다. 설계된 무손실, 유손실 전류 적분기를 이용한 설계 예로 3차 버터워스 저역통과 필터를 개구리도약형으로 구현하였다. 필터 구현시 무손실 전류 적분기의 위상 추이 때문에 발생하는 차단주파수 부근에서의 크기 특성 왜곡을 predistortion 설계법을 이용하여 감소시켰다. 설계된 전류모드 필터를 0.8㎛ CMOS n-well 공정 파라미터를 이용하여 SPICE 시뮬레이션한 결과 단일 2V 공급 전압에서 차단주파수는 20MHz, 전력소모는 615㎼를 갖는다. 또한 필터의 차단주파수는 DC 바이어스 전류에 의해 동조 할 수 있다.

• 한국자기학회지
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• 제15권6호
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• pp.332-335
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• 2005

자속계의 경우 입력전압을 적분하여야 되기 때문에 연산증폭기의 입력 바이어스 전류가 있으면 적분기의 출력이 드리프트하게 된다. 본 연구에서는 이 드리프트를 자동으로 측정하고 보상하기 위하여 전압변동이 없는 디지털 sample and hold증폭기를 자속계에 도입하여 제작하였다. 개발한 자속계의 경우 적분기의 시간상수 $RC=10^{-3}$ s에서 드리프트가 $5{\times}10^{-8}\;Wb/s$ 이하였다.

• 한국전자통신학회논문지
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• 제16권3호
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• pp.503-510
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• 2021

본 연구는 유리 차수 미분의 수학적인 방법을 시스템의 응답을 제어하는 제어기에 적용하고자 한다. 따라서 제어기로 구성하기 위해서는 유리수 지수에 대한 적분기를 이산시간으로 변환하여 설계한다. IP 제어기는 오차에 대한 적분제어기를 구성하고 비례제어기는 시스템 출력만 적용하는 구조이다. 유리 차수 적분기를 IP 제어기의 적분제어기에 활용함으로 제어기를 설계한다. 먼저 PI 제어기와 IP 제어기의 성능을 비교하고, 설계된 제어기를 전동기의 속도 제어에 적용한다. 그 결과 전동기의 출력상태인 속도가 균일하며 정밀한 제어 성능을 얻을 수 있었다. 정상상태의 속도오차가 0.1 [%] 이내 이고, 오버슈트가 없는 정밀하며 균일한 속도 제어 성능을 가짐을 확인할 수 있었다.

• 한국전자통신학회논문지
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• 제8권10호
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• pp.1477-1483
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• 2013

연속시간 전류모드 기저대역 채널선택 필터 설계를 위하여 전류이득과 단위이득 주파수를 개선시킨 저전압 선형 캐스코드 전류모드 적분기를 제안하였다. 제안된 전류모드 적분기는 CMOS 상보형 회로로 구성된 완전 차동 형태의 입 출력단으로 구성하였으며, 여기에 캐스코드 트랜지스터를 추가시킴으로써 바이어스 단을 구성하여 선형영역에서 동작시켜 저전압 구조에 적합하도록 설계하였다. 이 때 바이어스 전압을 선택적으로 제어하여 주파수 대역이 가변될 수 있도록 설계하였다. 시뮬레이션 결과를 통해 설계한 선형 캐스코드 전류모드 적분기가 저전압 동작, 전류 이득 및 단위이득 주파수 등 모두 만족할 만한 특성을 가지고 있음을 확인하였다.