트렌치 애노드 컨택을 설계하여 순방향 전압강하를 감소시키는 GaN 쇼트키 장벽 다이오드를 제안하였다. 애노드 내부에 트렌치를 설계하여 제안된 소자의 표면 애노드 컨택은 메탈 일 함수(metal work function)가 높은 Pt와 형성되며, 트렌치 애노드 컨택은 메탈 일 함수가 낮은 Au와 형성된다. 제안된 소자의 전기적 특성을 검증하기 위하여 2차원 수치 해석 시뮬레이션을 수행하였고, AlGaN/GaN 혜테로 접합 구조 위에 제작 및 측정하였다. 제안된 소자는 복잡한 공정 추가 없이 제작되며 $100A/cm^2$에서의 순방향 전압 강하는 0.73V로 기존 소자의 1.25V보다 우수한 특성을 보였다. 제안된 소자의 온 저항은 $1.58m{\Omega}cm^2$로 기존 소자의 온 저항 $8.20m{\Omega}cm^2$ 보다 낮은 장점을 가진다.
본 연구에서는 두개의 게이트단자를 가진 차세대 나노소자인 DGMOSFET에 대하여 문턱전압이하영역에서 발생하는 단채널효과 중 문턱전압 및 드레인유도장벽감소의 변화를 스켈링이론에 따라 분석하고자 한다. 포아송방정식의 분석학적 해를 구하기 위하여 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 두께, 도핑농도 등에 대하여 문턱전압 특성의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 특성을 분석할 것이다. 분석결과 스켈링이론 적용시 문턱전압 및 드레인유도장벽감소 현상이 변화하였으며 변화정도는 소자 파라미터에 따라 변화한다는 것을 관찰하였다.
본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도분포에 대한 드레인유도장벽감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자한다. DIBL은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑농도의 분포함수변화에 대하여 DIBL을 관찰하였다. 채널길이, 채널두께, 상하단 게이트 산화막 두께, 하단 게이트 전압 등을 파라미터로 하여 DIBL을 관찰하였다. 결과적으로 DIBL은 채널도핑 농도분포함수의 변수인 이온주입범위 및 분포편차에 변화를 나타냈다. 특히 두 변수에 대한 DIBL의 변화는 최대채널도핑농도가 $10^{18}/cm^3$ 정도로 고도핑 되었을 경우 더욱 현저히 나타나고 있었다. 채널길이가 감소할수록 그리고 채널두께가 증가할수록 DIBL은 증가하였으며 하단 게이트 전압과 상하단게이트 산화막 두께가 증가할수록 DIBL은 증가하였다.
본 연구에서는 차세대 나노소자인 DGMOSFET에 대하여 문턱전압 이하영역에서 발생하는 단채널 효과 중 문턱전압 및 드레인유도장벽감소의 변화를 스켈링 이론에 따라 분석하였다. 포아송방정식의 분석학적 해를 구하기 위하여 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 두께, 도핑농도 등에 대하여 문턱전압 특성의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 특성을 분석하였다. 분석결과 스켈링 이론 적용 시 문턱전압 및 드레인유도장벽감소 현상이 변화하였으며 변화 정도는 소자파라미터에 따라 변화한다는 것을 관찰하였다.
본 연구에서는 이중게이트(Double Gate; DG) MOSFET의 채널내 도핑분포 형태에 따른 드레인유기장벽감소(drain induced barrier lowering; DIBL) 현상을 분석하였다. DGMOSFET는 기존 MOSFET에서 발생하는 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행 중에 있다. DIBL은 높은 드레인 전압에 의하여 발생하는 에너지밴드의 변화가 문턱전압의 감소로 니타나는 단채널효과이다. 이러한 DIBL을 DGMOSFET의 구조적 파라미터 및 채널 내 도핑분포함수의 변화에 따라 분석하고자 한다. 이를 위하여 가우시안 분포함수를 이용하여 포아송방정식의 해석학적 모델을 유도하였다. 본 논문에서 사용한 해석학적 포아송방정식의 전위분포모델 및 DIBL 모델의 타당성을 입증하기 위하여 수치해석학적 결과값과 비교하였으며 이 모델을 이용하여 DGMOSFET의 DIBL을 분석하였다.
thermal ring opening reaction의 가능한 두 반응 경로에 대한 근사적 반응 경로 함수, 그 함수의 norm과 근사적 반응경로 평균 에너지를 계산, 비교하였다. 이 예들은, 큰 norm과 적은 평균 에너지의 경로가 다른 경로에 비해 낮은 에너지 장벽을 갖는다는 가정을 명백히 증명하였다.
기존의 MOSFET에서는 반전층보다 항상 실리콘 두께가 크기 때문에 드레인유도 장벽감소가 실리콘 두께에 관계없이 산화막 두께 및 채널길이의 함수로 표현되었다. 그러나 10 nm 이하 저도핑 이중게이트 구조에서는 실리콘 두께 전체가 공핍층이 형성되기 때문에 기존의 SPICE 모델을 사용할 수 없게 되었다. 그러므로 이중게이트 MOSFET에 대한 새로운 SPICE 용 드레인유도 장벽감소 모델을 제시하고자 한다. 이를 분석하기 위하여 전위분포와 WKB 근사를 이용하여 열방사 및 터널링 전류를 구하였다. 결과적으로 드레인유도 장벽감소는 상하단 산화막 두께의 합 그리고 실리콘 두께의 2승에 비례하며 채널길이의 3승에 반비례한다는 것을 알 수 있었다. 특히 SPICE 파라미터인 정적 궤환계수가 1과 2사이에서 사용할 수 있어 합당한 파라미터로써 사용할 수 있었다.
박막 표면에 대한 경원소 분석법인 탄성 되튐 반도법을 개발하여 수소, 탄소, 질소등 분석에 이용하고 있다. 이때 입사 입자로 Cl 9.6MeV를 이용하였는데, 표적 표면에 탄소막이 흡착되는 현상을 발견하였다. cold trap 및 cold finger를 사용하여 진공도를 개선하므로서, 탄소막 흡착의 한 원인으로 알려져 잇는 chamber 주변의 진공도 변화를 시켜보았다. 하지만 전혀 탄소막이 생기지 않는 10-10torr 이하 진공을 만드는 것은 많은 비용과 장비를 필요로 하는 상당히 힘든 작업이어서, 이차적으로 탄소막이 표적 표면에 달라 붙게 하는 원인으로 추정되는 이차 전자의 발생을 고에너지 이온빔으로 조사하였다. 일반적으로 이차전자의 발생은 이온빔과 표적과의 충돌에 의한 고체 표면으로부터의 전자방출 현상으로 오래전부터 연구되어져 왔다. 여기에는 두가지 다른 구조가 존재하는 것으로 알려져 있다. 그 중 하나는 입사 입자의 전하와 표적 표면사이 작용하는 potential 에너지가 표적 표면의 일함수(재가 function) 보다 클 때에 일어나는 potential emission이다. 즉 표적 궤도에 존재하는 전자와 입사 이온빔 사이의 potential 이 표적의 전자를 들뜨게 만들고, 이 potential의 크기가표적의 표면 장벽 potential 보다 충분히 클 뜸 전자가 방출하는 현상을 말한다. 다른 또 하나의 방출구조로는 입사 이온이 표적 표면의 원자와의 충돌에 의해 직접저인 에너지 전달을 통한 전자 방출을 말하는데, 이를 kienetic emission(이하 KE)이라 한다. 본 연구에서는 Tandem Van de graaff 가속기로 고에너지 이온빔을 만들어 Au에 충돌시키므로서 kinetic emission을 통하여 Au에서 발생한는 이차전자의 방출 수율 및 에너지를 측정하였다.장구조로 전체 성장 양식을 예견할 수 있다. 일반적인 경향은 Ep가 커질수록 fractal 성장형태가 되며, Ed가 적을수록 cluster 밀도가 작아지나, 같은 Ed+Ep에 대해서는 동일한 크기의 팔 넓이(수평 수직 방향 cluster 두께)를 가진다. 따라서 실험으로부터 얻은 cluster의 팔 넓이로부터 Ed+Ep 값을 결정할 수 있고, cluster 밀도와 fractal 차원으로부터 각각 Ed와 Ep값을 분리하여 얻을 수 있다. 또한 다층 성장에 대한 거칠기(roughness) 값으로부터 Es값도 구할 수 있다. 양방향 대칭성을 갖지 않은 fcc(110) 표면과 같은 경우, 형태는 다양하지만 동일한 방법으로 추정이 가능하다. (110) 표면의 경우 nearest neighbor 원자가 한 축으로 형성되고 따라서 이 축과 이것과 수직인 축에 대한 상호작용이나 분산 장벽 모두가 비대칭적이다. 따라서 분산 장벽도 x-축, y-축 방향에 따라 분리하여 Edx, E요, Epx, Epy 등과 같이 방향에 따라 다르게 고려해야 한다. 이러한 비대칭적인 분산 장벽을 고려하여 KMC 시뮬레이션을 수행하면 수평축과 수직축의 분산 장벽의 비에 따라 cluster의 두께비가 달라지는 성장을 볼 수 있었고, 한 축 방향으로의 팔 넓이는 fcc(100) 표면의 경우 동일한 Ed+Ep값에 대응하는 팔 넓이와 거의 동일한 결과가 나타나는 것을 볼 수 있다. 따라서 이러한 비대칭적인 모양을 가지는 성장의 경우도 cluster 밀도, cluster 모양, cluster의 양 축 방향 길이 비, 양 축 방향의 평균 팔 넓이로부터 각 축 방향의 분산 장벽을 얻어낼 수 있을 것으로 보인다. 기대할 수 있는 여러 장점들을 보고하고자 한다.성이 우수한 시편일수록 grain의 크기가 큰 것으로 나타났고 결정성이 우수한 시편의 경우에서는 XR
p-형 실리콘 기판 위에 수 ${\AA}$ 두께의 어븀 금속을 증착하고, 후열처리 과정을 통하여 어븀-실리사이드/p-형 실리콘 접합을 형성하였다. 초고진공 자외선 광전자 분광 실험을 통하여 증착한 어븀의 두께에 따라 어븀-실리사이드의 일함수가 4.1 eV까지 급하게 감소하는 것을 관찰하였으며, X-ray 회절 실험에 의하여 형성된 어븀 실리사이드가 주로 $Er_5Si_3$상으로 구성되어 있음을 밝혔다. 또한, 어븀-실리사이드/p-형 실리콘 접합에 알루미늄 전극을 부착하여 쇼트키 다이오드를 제작하고, 전류전압 곡선을 측정하여 쇼트키 장벽의 높이를 산출하였다. 산출된 쇼트키 장벽의 높이는 $0.44{\sim}0.78eV$이었으며 어븀 두께 변화에 따른 상관 관계를 찾기 어려웠다. 그리고 이상적인 쇼트키 접합을 가정하고 이미 측정한 일함수로부터 산출한 쇼트키 장벽의 높이는 전류-전압 곡선으로부터 산출한 값에 크게 벗어났으며, 이는 어븀-실리사이드가 주로 $Er_5Si_3$ 상으로 구성되어 있고, $Er_5Si_3/p-$형 실리콘 계면에 존재하는 고밀도의 계면 상태에 기인한 것으로 사료된다.
본 연구에서는 고결정성을 갖는 ZnO 박막을 제작 후, 큰 일함수를 갖는 AgxO/Ag접촉을 통하여 ZnO 쇼트키 접촉 특성을 분석하였다. ZnO 박막은 사파이어 기판 위에 r.f. 마그네트론 스퍼터링법으로 $400{\sim}600^{\circ}C$의 온도구간에서 Ar과 $O_2$가스의 분압비를 달리하여 성장하였다. 이 때 성장온도 $600^{\circ}C$, 가스 분압비는 Ar : $O_2$ = 15 sccm : 30 sccm 에서 성장된 박막에서 양질의 고결정성 ZnO 박막을 확인하였다. 이 후 성장된 박막에 접촉 면적을 달리하여 dc 마그네트론 스퍼터링법과 lift-off photolithography법으로 AgxO/Ag접촉을 제작하고 쇼트키 접촉특성을 확인하였다. 전류-전압 특성을 확인한 결과 모든 시료에서 정류 특성을 확인하였으며, 접촉면적의 변화에도 쇼트키 장벽의 높이는 일정한 반면 이상지수는 향상되는 경향을 나타내었다. 따라서 본 연구에서는 AgxO/Ag를 이용한 ZnO 쇼트키 접촉면적에 따른 정류특성 및 장벽높이와 이상지수의 상관관계에 대하여 보고한다.
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[게시일 2004년 10월 1일]
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