• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.12B
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• pp.2039-2045
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• 2000

본 논문에서는 계산이 간단한 두 가지의 GMSK (Gaussian minimum shift-keying) 변조기들을 제안한다. 제안된 방법들에서는 필터링과 적분과정의 순차적인 처리 대신에, 필터링되는 데이터 계열들에 따른 적분기 출력에서의 위상 성분들을 미리 구하고, ROM (read only memory)에 저장함으로써 계산량을 크게 줄일 수 있다. 첫 번째 방법에서는 필터링되는 심벌들에 따른 각 샘플시점에서의 위상 변화량들이 미리 계산되며, 위상 샘플 값은 필터에 입력되는 데이터 계열에 의한 샘플시점에서의 총 위상 변화량을 구하여 누적함으로써 얻어진다. 두 번째 방법에서는 입력되는 모든 가능한 데이터 계열들에 따른 모든 샘플시점에서의 총 위상 변화량들을 미리 구하여 ROM에 저장하며, 위상 샘플 값은 입력되는 데이터 계열에 따라 샘플시점에 해당하는 총 위상 변화량을 선택하여 누적함으로써 얻어진다. 또한, 두 번째 방법에서는 데이터 계열의 패턴에 따른 총 위상 변화량들의 대칭적인 성질을 이용함으로써 필요한 메모리량을 줄일 수 있다.

• Korean Journal of Optics and Photonics
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• v.5 no.2
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• pp.217-224
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• 1994

The combination of both phase-shifting convolution and 2-bit quantization smoothing filter was used to reduce speckle noise from saw-tooth speckle fringes phase map, obtained in phase-shifting speckle interferometer. The phase-shifting convolution showed the noise reduction capability of speckle fringe without destroying edge information across 271 jump. Also, it was shown that the 2-bit quantization smoothing filter was superior to average, low-pass filter and median filter in speeding up smoothing process and enhancing SIN ratio. Finally, a path dependent unwrapping algorithm was used to unwrap a noise reduced 271 modulo speckle phasemap. semap.

• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.72-73
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• 2013

본 논문은 계통 연계형 인버터에서 LPN 필터를 이용한 계통 위상 추종 방법을 제안한다. 기존의 FFT를 이용한 계통 위상 추종 알고리즘의 한주기 평균 계산부를 LPN 필터로 대체하여 위상 추종 성능을 개선하였다. 기존의 FFT-PLL의 경우 SRF-PLL과 달리 별도의 PI 게인 튜닝이 필요 없으며, 고조파와 같은 노이즈에 강인한 특징을 가진다. 하지만 위상 이동시에 새로운 위상을 추종하기 위해서 한주기 소요된다. 따라서 본 논문에서는 LPN 필터를 사용하여 반주기 이내에 추종할 수 있도록 성능을 개선하였다. 제안된 위상 추종 전략의 타당성을 실험을 통하여 검증하였다.

• Journal of the Korean Institute of Telematics and Electronics
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• v.26 no.5
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• pp.152-161
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• 1989

Conventional design methods for CTD (charge transfer devices) FIR filters, whose coefficients consist of +1, 0, and -1, do not guarantee the phase linearity of the resulting filter, To obtain the linear phase filter, in this paper, an improved algorithm is presented based on the symmetry property of the linear phase filter coefficients. It has been shown that the proposed algorithm results in the linear phase filter and that the computational complexity of the proposed algorithm is reduced by an half of that in the existing method.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.4A
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• pp.324-329
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• 2002

In the high-speed/low-power digital filter applications like wireless communication systems, canonical signed digit(CSD) linear phase finite impulse response(FIR) filter structures are widely investigated. In this paper, we propose a high-speed/low-power CSD linear phase FIR filter structure using vertical common sub-expression. In the conventional linear phase CSD filter, horizontal common sub-expressions are utilized due to the inherent horizontal common sub-expression of symmetrical filter coefficients. We use the fact that their MSBs are also equal since adjacent filter coefficients have similar values in the linear phase filter Through the examples, it is shown that our proposed structure is more efficient in case that precision of implementation is lower, and tap length are longer.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.14 no.1
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• pp.37-42
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• 2021

This paper presents a jitter and phase noise characteristic improved phase-locked loop (PLL) with loop filter voltage detector(LFVD) and frequency voltage converter(FVC). Loop filter output voltage variation is determined through a circuit made of resistor and capacitor. The output signal of a small RC time constant circuit is almost the same as to loop filter output voltage. The output signal of a large RC time constant circuit is the average value of loop filter output voltage and becomes a reference voltage to the added LFVD. The LFVD output controls the current magnitude of sub-charge pump. When the loop filter output voltage increases, LFVD decreases the loop filter output voltage. When the loop filter output voltage decreases, LFVD increases the loop filter output voltage. In addition, FVC also improves the phase noise characteristic by reducing the loop filter output voltage variation. The proposed PLL with LFVD and FVC is designed in a 0.18um CMOS process with 1.8V power voltage. Simulation results show 0.854ps jitter and 30㎲ locking time.

• Proceedings of the KIPE Conference
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• 2015.07a
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• pp.447-448
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• 2015

지연 등화기(Delay Equalizer) 또는 위상 필터(Phase Filter)라고도 불리는 전역 통과 필터(All Pass Filter)는 주파수의 변화와 관계없이 위상만을 변화 시키는 시간 지연 장치(Time Delay Device)이다. 모든 주파수에서 진폭의 이득이 '0' 또는 일정하지만, 위상의 특성만을 개선하기 위해 사용되는 위상 필터 이다. 본 논문은 이와 같은 전역 통과 필터(APF)의 특성을 이용하여 순시 유효 전력(Active Power) 및 순시 무효 전력(Reactive Power)의 측정 방법에 대하여 연구하였다. 전역 통과 필터(APF)의 좌표변환을 사용하여, 필터에서의 정보를 통한 유효 전력과 무효 전력 측정이 가능하다. 따라서 본 논문에서는 시뮬레이션을 통해 그 타당성을 검증하였다.

• Proceedings of the Acoustical Society of Korea Conference
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• autumn
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• pp.147-150
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• 2001

본 논문은 비최소 위상을 가지는 시스템에 대한 역변환 문제를 실험적으로 고찰, 연구하였다. 일반적으로 선형적이고 인과적인 시스템의 입$cdot$ 출력관계는 행렬형태로 공식화할 수 있다. 최소위상(minimum phase) 시스템의 시스템행렬은 항상 역행렬이 존재하며 안정적이지만 비최소 위상(non-minimum phase)시스템의 시스템행렬은 근사특이(near-singular)행렬 또는 특이(singular) 행렬이므로 불량조건(ill-conditioning)이 발생하고 역변환이 존재할 수 없다. 비최소 위상 시스템의 역변환 문제는 다른 과정을 포함하지 않고서는 인과적이고 안정적인 역변환 필터를 가질 수 없다. 따라서 역변환 필터의 구현을 위해 SVD(singular value decomposition)를 이용하였다. 비최소 위상 시스템인 경우 시스템행렬은 하나이상의 매우 작은 특이 값을 가지며 이것은 시스템의 위상정보를 가진다. 이 성질을 이용하여 시스템의 근사적인 역변환 필터를 구현하고 비최소 위상을 갖는 외팔보에 대해 실험적으로 검증하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.22 no.8
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• pp.1068-1075
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• 2018

In this paper, a novel PLL has been proposed that reduces the size of the loop filter while suppressing spur by using a VCO with two inputs. Through the stability analysis according to the operating status, the PLL is designed to operate stably after the phase fixing. The capacitor of loop filter usually occupies larger area of PLL. It is a VCO that can reduce the size of the loop filter by increasing the effective capacitance of the capacitor through the simultaneous charge and discharge operation by two charge pumps and has two signals operating in opposite phases. The settling time of set to $80{\mu}s$ approximately by using a LSI(Locking Status Indicator) indicating the phase locking status. The proposed PLL is designed using a supply voltage of 1.8V and a $0.18{\mu}m$ CMOS process.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.47 no.10
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• pp.1-7
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• 2010

A new frequency offset estimation algorithm for chirp spread spectrum based on matched filter is proposed. Generally, the differential phase between successive symbols is used for the conventional frequency offset estimation algorithm. However, if the conventional frequency offset estimation algorithm is used for CSS, phase ambiguity arises because of long symbol duration and guard time. The phase ambiguity causes performance degradation of matched filter since the received signal is corrupted by the integer frequency offset. In this paper, we propose a new frequency offset estimation algorithm which separates integer and fractional frequency offset estimation for removing the phase ambiguity. The proposed algorithm estimates the integer frequency offset by using differential phase between matched filtering results of sub-chirps and successive symbols. Then, the fractional frequency offset is estimated by using the differential phase between successive symbols Simulation results show that the proposed algorithm well removes the phase ambiguity, and have almost same estimation performance compared with conventional one when there is not the phase ambiguity.