The Journal of Korea Institute of Information, Electronics, and Communication Technology (한국정보전자통신기술학회논문지)

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A low noise PLL with frequency voltage converter and loop filter voltage detector

주파수 전압 변환기와 루프 필터 전압 변환기를 이용한 저잡음 위상고정루프

  • Choi, Hyek-Hwan (Department of Electronic Engineering, Pukyong National University)
  • Received : 2021.01.20
  • Accepted : 2021.01.30
  • Published : 2021.02.28
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Abstract

This paper presents a jitter and phase noise characteristic improved phase-locked loop (PLL) with loop filter voltage detector(LFVD) and frequency voltage converter(FVC). Loop filter output voltage variation is determined through a circuit made of resistor and capacitor. The output signal of a small RC time constant circuit is almost the same as to loop filter output voltage. The output signal of a large RC time constant circuit is the average value of loop filter output voltage and becomes a reference voltage to the added LFVD. The LFVD output controls the current magnitude of sub-charge pump. When the loop filter output voltage increases, LFVD decreases the loop filter output voltage. When the loop filter output voltage decreases, LFVD increases the loop filter output voltage. In addition, FVC also improves the phase noise characteristic by reducing the loop filter output voltage variation. The proposed PLL with LFVD and FVC is designed in a 0.18um CMOS process with 1.8V power voltage. Simulation results show 0.854ps jitter and 30㎲ locking time.

본 논문은 루프필터 전압 감지기와 주파수 전압 변환기를 이용하여 잡음 특성을 개선한 위상고정루프의 구조를 제안한다. 루프 필터 전압 변화는 저항과 커패시턴스로 구성된 회로에 의해서 출력이 결정된다. 시정수 값이 작은 회로를 지나는 신호는 루프 필터의 평균 출력 전압과 거의 같은 값을 가진다. 시정수 값이 큰 회로를 지나는 신호는 루프 필터 평균 출력 값을 가지며, 추가된 루프필터 전압 감지기에서 기준 신호가 된다. 루프필터 전압 감지기 출력은 보조 전하펌프의 전류 크기를 제어한다. 루프 필터 출력 전압이 상승하면 루프필터 전압 감지기는 루프 필터 출력 전압을 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 루프필터 전압 감지기는 루프 필터 출력 전압을 상승하게 한다. 또한 주파수 전압 변환기도 필터 출력 전압 변동 폭을 줄여주어 제안된 위상고정루프의 잡음 특성을 개선해준다. 제안된 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계한다. 시뮬레이션 결과는 0.854ps 지터와 30㎲ 위상 고정 시간을 보여준다.

Keywords

References

  1. A. Arakali, N. Talebbeydokthi, S. Gondi and P. K. Hanumolu, "Supply-noise mitigation techniques in phase-locked loops," Solid-State Circuits Conference, pp. 374-377, 2008.
  2. H. Arora, N. Klemmer, J. C. Morizio and P. D. Wolf, "Enhanced phase noise modeling of fractional-N frequency synthesizers," in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 52, no. 2, pp. 379-395, Feb. 2005. https://doi.org/10.1109/TCSI.2004.841594
  3. Tsung-Hsien Lin and W. J. Kaiser, "A 900-MHz 2.5-mA CMOS frequency synthesizer with an automatic SC tuning loop," in IEEE Journal of Solid-State Circuits, vol. 36, no. 3, pp. 424-431, Mar. 2001. https://doi.org/10.1109/4.910481
  4. Sheng Ye, L. Jansson and I. Galton, "A multiple-crystal interface PLL with VCO realignment to reduce phase noise," in IEEE Journal of Solid-State Circuits, vol. 37, no. 12, pp. 1795-1803, Dec. 2002. https://doi.org/10.1109/JSSC.2002.804339
  5. Z. Zhang, L. Liu. P. Feng and N. Wu, "A 2.4-3.5-GHz Wideband Subharmonically Injection-Locked PLL With Adaptive Injection Timing Alignment Technique," IEEE Tran. VLSI Systems, vol. 25, no. 3, 929-941, Mar. 2017. https://doi.org/10.1109/TVLSI.2016.2619362
  6. Z. Zhang, G. Zhu and C. Patrick Yue, "A 0.65V 12-to-16GHz Sub-Sampling PLL with 56.5fs Integrated Jitter and -256.4dBm FoM," IEEE ISSSC, pp. 488-489. Feb. 2019.
  7. Z. Yang, Y. Chen, S. Yang, P. Mak, R. Matins, "A 25.4-to-29.5 GHz 10.2mW isolated subsampling PLL achieving -252.9dB jitter-power FoM and -63dBc reference spur," IEEE ISSCC, pp. 270-271, Feb. 2019.
  8. Young-Shig Choi,Jung-dae Oh, Hyek-Hwan Choi, "A Phase-Locked Loop with a Self-Noise Suppressing Voltage Controlled Oscillator," IEEK TC, vol. 47, no. 8, pp. 689-694, Aug. 2010.