고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.
FIR 디지털 필터는 DSP에서 사용되는 중요한 회로 중에 하나이며, 보다 효율적인 연산을 위한 여러 가지 구조가 제안되었다. 본 논문에서는 필터 연산을 고속으로 수행하면서도 면적을 줄일 수 있는 필터 구조를 제안한다. Transposed 구조를 적용하여, 고속의 연산이 가능토록 하는 기본 구조를 사용하였다. 여기에, 이중 경로 레지스터 라인이라는 두 개의 연산 패스가 존재하여 다양한 종류의 필터 연산이 가능하며, 이 필터를 연속적으로 이어 사용할 수 있는 cascade 구조도 지원한다. Truncated Booth 곱셈기라는 면적 절약형 곱셈기를 사용하여 회로 크기를 줄일 수 있었다. 이중 경로 레지스터 라인과 truncated 곱셈기를 사용하여 주어진 조건에 최적화된 필터를 설계할 경우에 회로의 크기가 더 줄어 들수 있음을 확인하였다.
본 논문에서는 아날로그 회로에 존재하는 강고장(hard fault)과 약고장(soft fault)을 검출하기 위한 새로운 테스트 방식을 제안한다. 제안한 테스트 방식은 연산 증폭기의 특성중 하나인 오프셋 전압(offset voltage)을 이용한다. 테스트 시, 테스트 대상 회로(CUT: Circuit Under Test)는 귀환 루프를 가지는 단일 이득 연산 증폭기로 변환된다. 연산 증폭기의 입력이 접지되었을 때, 정상 회로는 작은 오프셋 전압을 가지지만 고장이 존재하는 회로는 큰 오프셋 전압을 가진다. 따라서 오프셋 전압의 허용 오차를 벗어나는 연산증폭기 내에 존재하는 고장들을 검출할 수 있다. 제안한 테스트 방식은 테스트 패턴 없이 단지 입력을 접지시키면 되므로 테스트 패턴을 생성하는 문제를 제거시킬 수 있어 테스트 시간과 비용이 감소한다. HSPICE 모의 실험을 통하여 본 논문에서 제안하는 방식을 단일 연산증폭기와 듀얼 슬롭(dual slope) A/D 변환기에 적용한 결과 높은 고장 검출율(fault coverage)을 얻었다.
4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.
MAC(Multiply and ACcumulate) 연산은 DSP와 멀티미디어 데이터 처리의 핵심이 되는 연산이다. 기존의 DSP 혹은 내장형 프로세서의 MAC 연산기들은 주로 3사이클의 latency를 가지며, 한번에 하나씩의 데이터를 처리하므로 성능에 한계를 보인다. 따라서 고성능의 범용 프로세서들은 SIMD(Single Instruction Multiple Data) 연산을 지원하는 MAC 연산기를 실행 유닛으로 내장하는 추세이다. 하지만 이러한 고성능의 연산기는 고성능 범용 프로세서의 특성상 다양한 동작 모드를 지원해야 하고 clock 주파수가 높아야 하므로 파이프라인 기법을 사용하고 이에 따른 컨트롤이 복잡하여 하드웨어 설계가 까다롭고 면적이 큰 문제가 있다. 본 논문에서는 내장형 프로세서에 적합한 64비트 폭을 갖는 SIMD MAC 연산기를 설계하였다. 한 사이클에 누적연산까지 모두 완료하도록 하여 파이프라인 제어의 필요성을 없앴고, 기존의 Booth 곱셈기 구조에 기반하여 약간의 회로 추가로 SIMD 연산이 가능하도록 하였다.
본 논문에서의 ALU는 덧셈, 뺄셈, 1증가, 1 감소, 2의 보수 등의 산술 연산을 수행하는 산술 연산 회로, 논리합, 논리곱, 배타논리합, 부정과 같은 논리 연산을 수행하는 논리 연산 회로, 쉬프트 연산 및 산술 혹은 논리 연산 회로의 연산 결과를 데이터 버스로 전송하는 기능을 담당하는 쉬프터로 구성되며, 이러한 기본적인 ALU 기능과 관련된 명령어는 Z80 명령어에서 추출하여 ALU의 내부 회로를 설계하였고, 이 설계된 회로를 그래픽 화면으로 구성하여 데이터의 연산이 ALU 내부에서 어떤 과정과 경로를 거쳐 수행되는 가를 비트 및 논리 게이트 단위까지 처리하여 ALU 구조와 단계별 연산 과정을 그래픽 형태로 학습하는 교육 시스템이다.
본 논문에서는 고속의 연산동작과 낮은 회로 복잡도를 갖는 새로운 GF(2/sup m/)상의 승산기를 제안한다. 유한체 연산은 다항식 승산과 기약다항식을 적용한 모듈러 연산에 의해 전개되며, 본 논문에서는 이 두 과정을 분리하여 다루었다. 다항식 승산연산은 Permestzi의 기법을 토대로 전개하였고 기약다항식은 AOP로 하였다. 멀티플렉서를 사용하여 GF(2/sup m/)상의 승산회로를 구성하였고, 회로 복잡도와 지연시간을 타 논문과 비교하였다. 제안된 승산기는 낮은 회로 복잡도와 지연시간을 보이며, 회로의 구성이 정규성을 가지므로 VLSI 구현에 적합하다.
본 논문에서는 다항식에 기초하여 유한체상의 P=2인 경우의 효율적인 곱셈기를 구성하는 방법을 제안하였다. 제안한 곱셈기 회로는 다항식의 연산부와 mod F(${\alpha}$) 연산부, 모듈러 연산부로 구성된다. 또한, 이들 각 연산부는 모듈 구조를 가지므로 m의 확장에 따른 회로 구성이 용이하며 회로 구성에 사용한 소자는 AND 게이트와 XOR 게이트만으로 구성하여 정규성, 확장성이 용이하며 이를 기반으로 VLSI화에 적합하다. 제안한 곱셈기는 기존의 곱셈기에 비해 좀 더 콤펙트, 규칙적, 정규성과 확장성이 용이하며 최근의 IoT 환경에서의 여러 분야에 적용 및 응용이 가능할 것이다.
수율과 품질을 유지하기 위하여 불량 셀을 예비 셀로 수리하는 방법이 많이 사용되고 있다. 대부분의 메모리가 2차원 예비셀 구조를 갖는 상황에서, 최근의 Giga 용량 메모리의 경우 대부분의 칩에서 예비 셀에도 불량이 존재 한다. 본 논문에서는 예비 셀에 불량이 있는 경우를 고려한 자체 내장 수리연산 시 기존의 모든 자체 내장 수리연산 회로에 적용이 가능한 분석 영역 가상화 방법을 제시하였다. 분석 영역 가상화 방법은 향후 메모리 고용량화에 따른 필수 해결 사항인 에비 셀 불량에 대한 효과적인 대처방안이 될 수 있을 것이다.
회로 시뮬레이션과 국부적 탐색을 갖는 시뮬레이티드 아닐링을 사용한 새로운 탐색 전략에 기초하여 고성능 연산 증폭기의 설계 자동화를 위한 기법을 제안하였다. 임의의 연산 증폭기 구조와 성능 규격에 대해서, 이산 설계 변수들을 갖는 비용 함수의 이산 최적화를 통해 연산 증폭기의 설계가 이루어진다. 설계 시간의 단축을 위해서 전용 회로 시뮬레이터와 몇 가지 휴리스틱을 사용하였다. 스마트 센서와 10 비트 25 MS/s 파이프라인 A/D 변환기에 사용 가능한 저전력 고속 전차동 CMOS 연산 증폭기의 설계를 통해서, 제안된 기법을 사용하여 개발된 설계 도구는 적은 설계 지식과 설계 노력을 가지고 고성능 연산 증폭기를 설계하는데 사용될 수 있음을 보였다.
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[게시일 2004년 10월 1일]
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