• Proceedings of the International Microelectronics And Packaging Society Conference
• /
• 2003.11a
• /
• pp.177-180
• /
• 2003

초 박형 실리콘 칩을 이용하여 실리콘 칩들을 포함한 모듈 전체가 굽힘이 자유로운 유연 패키징 기술을 구현하였으며 bending test와 FEA를 통해 초 박형 실리콘 칩의 기계적 특성을 살펴보았다. 초 박형 실리콘칩$(t<30{\mu}m)$은 표면손상의 가능성을 배제하기 위해 화학적 thinning 방법을 이용하여 제작되었으며 열압착 방식에 의해 $Kapton^{(R)}$에 바로 실장 되었다. 실리콘칩과 $Kapton^{(R)}$ 기판간의 단차가 적기 때문에 전기도금 방식으로 전기적 결선을 이룰 수 있었다. 이러한 방식의 패키징은 이러한 공정은 flip chip 공정에 비해 공정 간단하고 wire 본딩과 달리 표면 단차 적다. 따라서 연성회로 기관을 비롯한 인쇄회로기판의 표면뿐만 아니라 기판 자체에 삽임이 가능하여 패키징 밀도 증가를 기대할 수 있으며 실질적인 실장 가능면적을 극대화 할 수 있다.

• Journal of the Microelectronics and Packaging Society
• /
• v.11 no.1
• /
• pp.29-36
• /
• 2004

A flexible packaging scheme, which includes chip packaging, has been developed using a thinned silicon chip. Mechanical characteristics of thinned silicon chips are examined by bending tests and finite element analysis. Thinned silicon chips (t<30 $\mu\textrm{m}$) are fabricated by chemical etching process to avoid possible surface damages on them. And the chips are stacked directly on $Kapton^{Kapton}$film by thermal compressive bonding. The low height difference between the thinned silicon chip and $Kapton^{Kapton}$film allows electroplating for electrical interconnection method. Because the 'Chip' is embedded in the flexible substrate, higher packaging density and wearability can be achieved by maximized usable packaging area.

• Electronics and Telecommunications Trends
• /
• v.31 no.6
• /
• pp.13-20
• /
• 2016

실리콘 포토닉스 기술은 컴퓨터를 비롯한 여러 전자, 통신 기기들이 광 정보를 송수신하는 데 표준 실리콘을 이용하는 기술로, 기존 실리콘 반도체 기술과 호환될 수 있는 기술이다. 전자와 광의 융합기술로 실리콘 칩 사이, 또는 칩 내에서 빛으로 데이터를 주고받아, 데이터 전송속도를 획기적으로 올리면서도 전력 소모량을 크게 줄일 수 있는 것이 가능하다. 고성능, 저 생산비용과 낮은 소비전력 등의 장점 때문에, 전 세계적으로 실리콘 포토닉스 핵심기술/실용적 플랫폼 연구개발 및 상용화 경쟁이 이루어지고 있다. 본지에서는 실리콘 포토닉스 기술의 간략한 개요, 현재 동향 및 기술 이슈, 그리고 ETRI에서 연구개발된 실리콘 포토닉스 기술과 더불어 그 발전 전망에 대해 기술한다.

• The Proceeding of the Korean Institute of Electromagnetic Engineering and Science
• /
• v.13 no.2
• /
• pp.44-52
• /
• 2002

본 논문에서는 RF와 마이크로파 응용을 위한 MEMS 수동 소자에 대한 내용이다. 이 수동 소자들을 만들기 위해서 개발된 3타원 MEMS공정은 기존의 실리콘 공정과 완전한 호환성을 가지고 한 칩으로 집적화 시킬 수 있는 공정이다. 이 3차원 MEMS 공정은 기존 실리콘 긍정이 가지고 있는 한계를 극복하기 위한 방법으로써 개발되었다. 개발된 공정을 이용하여 실리콘 공정에서 구현할 수 없었던 좋은 성능의 인덕터, 트랜스포머 및 전송선을 RF와 마이크로파 응용을 위해서 구현하였다. 저 전압, 높은 차단율을 위한 push-pull 개념을 도입한 MEMS 스위치를 구현하였다. 또한 높은 Q를 갖는 MEMS 인덕터를 최초로 CMOS 칩과 집적화에 성공하여 600kHz 옵셋 주파수에서 -122 dBc/Hz의 특성을 갖는 2.6 GHz 전압 제어 발진기를 제작하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
• /
• 2015.05a
• /
• pp.134-135
• /
• 2015

실리콘 반도체 칩 가공기술의 미세화는 40년에 걸쳐 전자기기 진보에 큰 공헌을 할 수 있었다. 절반간격(Half Pitch)이라는 최소 패턴크기로 좁아지고 있다. 회로패턴을 평면적으로뿐만 아니라 집적도를 올리는 3차원 실장기술이 중요시 되었다. 종래칩 표면에만 존재했던 접속용 전극을 표면과 뒷면에 붙여 칩을 관통하는 미세실리콘 관통전극(TSV; Through Silicon Via)제조기술로써 TSV는 한계의 반도체기술을 극복하여 한층 더 크게 발전할 가능성을 비추고 있다.

• Photonics industry news
• /
• s.33
• /
• pp.50-57
• /
• 2006

• Journal of the Microelectronics and Packaging Society
• /
• v.21 no.4
• /
• pp.91-96
• /
• 2014

Through silicon via (TSV) technology is to form a via hole in a silicon chip, and to stack the chips vertically for three-dimensional (3D) electronics packaging technology. This can reduce current path, power consumption and response time. In this study, Cu-filling substrate size was changed from Si-chip to a 4" wafer to investigate the behavior of Cu filling in wafer level. The electrolyte for Cu filling consisted of $CuSO_4$ $5H_2O$, $H_2SO_4$ and small amount of additives. The anode was Pt, and cathode was changed from $0.5{\times}0.5cm^2$ to 4" wafer. As experimental results, in the case of $5{\times}5cm^2$ Si chip, suitable distance of electrodes was 4cm having 100% filling ratio. The distance of 0~0.5 cm from current supplying location showed 100% filling ratio, and distance of 4.5~5 cm showed 95%. It was confirmed good TSV filling was achieved by plating for 2.5 hrs.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
• /
• v.15 no.3
• /
• pp.271-277
• /
• 2004

A Si(Silicon) MEMS(Micro Electro Mechanical System) package using a doped lossy Si carrier for CPW(Coplanar Waveguide) MMICs(Microwave and Millimeter-wave Integrated Circuits) is proposed in order to reduce parasitic problems of leakage, coupling and resonance. The proposed chip-carrier scheme is verified by fabricating and measuring a GaAs CPW on the two types of carriers(conductor-back metal, doped lossy Si) in the frequency from 0.5 to 40 ㎓. The proposed MEMS package using the lightly doped lossy(15 Ω$.$cm) Si chip-carrier and the HRS(High Resistivity Silicon, 15 ㏀$.$cm) shows the optimized loss and parasitic problems-free since the doped lossy Si-carrier effectively absorbs and suppresses the resonant leakage. The Si MEMS package for CPW MMICs has an insertion loss of only - 2.0 ㏈ and a power loss of - 7.5 ㏈ at 40 ㎓.

• Proceedings of the Materials Research Society of Korea Conference
• /
• 2011.05a
• /
• pp.64.1-64.1
• /
• 2011

LCD 디스플레이 등에 사용되는 글래스 패널 위에 bare si die를 직접 실장하는 COG 플립칩 패키지의 경우 Au 범프와 ITO 패드 간의 전기적 접속 및 접합부 신뢰성 확보를 위해 접속소재로서 ACF (anisotropic conductive film)가 사용되고 있다. 그러나 ACF는 고가이고 접속피치 미세화에 따라 브릿지 형상에 의한 쇼트 등의 문제가 발행할 수 있어 NCP (non-conductive paste)의 상용화가 요구되고 있다. 본 연구에서는 NCP를 적용한 COG 패키지에 있어서 온도, 압력 등의 열압착 본딩 조건과 NCP 물성이 Au-ITO 접합부의 전기적 및 기계적 특성에 미치는 영향을 조사하였다. NCP는 에폭시 레진과 경화제, 촉매제를 사용하여 다양하게 포뮬레이션을 하였고 DSC (Differential Scanning Calorimeter), TGA (Thermogravimetric Analysis), DEA (Dielectric Analysis) 등의 열분석장비를 이용하여 NCP의 물성과 경화 거동을 확인하였다. 테스트 베드는 면적 $5.2{\times}7.2\;mm^2$, 두께 650 ${\mu}m$, 접속피치 200 ${\mu}m$의 Au범프가 형성된 플립칩 실리콘 다이와 접속패드가 ITO로 finish된 글래스 기판을 사용하였다. 글래스 기판과 실리콘 칩은 본딩 전 PVA Tepla사의 Microwave 플라즈마 장비로 Ar, $O_2$ 플라즈마 처리를 하였으며, Panasonic FCB-3 플립칩 본더를 사용하여 본딩하였다. 본딩 후 접합면의 보이드를 평가하고 die 전단강도로 접합강도를 측정하였다.

• Proceedings of the Optical Society of Korea Conference
• /
• 2003.07a
• /
• pp.108-109
• /
• 2003

실리콘은 반도체 산업에 이용되는 주된 물질로, 원가, 기능성, 신뢰도 등의 면에서 이점을 가지고 있기 때문에 실리콘칩 위에 기존의 전기적 소자와 광전기적 소자들을 집적하고자 하는 노력이 계속되고 있다. 특히 실리콘 나노결정 (nc-Si)으로부터 가시광 방출을 관측한 이래, 이를 기반으로 한 광학적 능동매질에 대한 연구가 활발히 진행되고 있는데, 최근에는 nc-Si을 이용한 LED와 어븀이 첨가된 nc-Si을 이용한 nc-Si／silica 광 도파로 광증폭기에서의 광학적 이득이 보고 된 바 있다. (중략)