• Proceedings of the Korean Vacuum Society Conference
• /
• 2010.02a
• /
• pp.406-406
• /
• 2010

일반적으로, 나노스케일의 MOS 소자에서는 게이트 절연체 두께가 감소함에 따라 tunneling effect의 증가로 인해 PID (plasma induced damage)로 인한 소자 특성 저하 현상을 감소하는 추세로 알려져 있다. 하지만 요즘 많이 사용되고 있는 high-k 게이트 절연체의 경우에는 오히려 더 많은 charge들이 trapping 되면서 PID가 오히려 더 심각해지는 현상이 나타나고 있다. 이러한 high-k 게이트 식각 시 현재는 주로 Hf-based wet etch나 dry etch가 사용되고 있지만 gate edge 영역에서 high-k 게이트 절연체의 undercut 현상이나 PID에 의한 소자특성 저하가 보고되고 있다. 본 연구에서는 이에 차세대 MOS 소자의 gate stack 구조중 issue화 되고 있는 metal gate 층과 gate dielectric 층의 식각공정에 각각 중성빔 식각과 중성빔 원자층 식각을 적용하여 전기적 손상 없이 원자레벨의 정확한 식각 조절을 해줄 수 있는 새로운 two step 식각 공정에 대한 연구를 진행하였다. 먼저 TiN metal gate 층의 식각을 위해 HBr과 $Cl_2$ 혼합가스를 사용한 중성빔 식각기술을 적용하여 100 eV 이하의 에너지 조건에서 하부층인 $HfO_2$와 거의 무한대의 식각 선택비를 얻었다. 하지만 100 eV 조건에서는 낮은 에너지에 의한 빔 스케터링으로 실제 패턴 식각시 etch foot이 발생되는 현상이 관찰되었으며, 이를 해결하기 위하여 먼저 높은 에너지로 식각을 진행하고 $HfO_2$와의 계면 근처에서 100 eV로 식각을 해주는 two step 방법을 사용하였다. 그 결과 anistropic 하고 하부층에 etch stop된 식각 형상을 관찰할 수 있었다. 다음으로 3.5nm의 매우 얇은 $HfO_2$ gate dielectric 층의 정확한 식각 깊이 조절을 위해 $BCl_3$와 Ar 가스를 이용한 중성빔 원자층 식각기술을 적용하여 $1.2\;{\AA}$/cycle의 단일막 식각 조건을 확립하고 약 30 cycle 공정시 3.5nm 두께의 $HfO_2$ 층이 완벽히 제거됨을 관찰할 수 있었다. 뿐만 아니라, vertical 한 식각 형상 및 향상된 표면 roughness를 transmission electron microscope(TEM)과 atomic force microscope (AFM)으로 관찰할 수 있었다. 이러한 중성빔 식각과 중성빔 원자층 식각기술이 결합된 새로운 gate recess 공정을 실제 MOSFET 소자에 적용하여 기존 식각 방법으로 제작된 소자 결과를 비교해 본 결과 gate leakage current가 약 one order 정도 개선되었음을 확인할 수 있었다.

• Proceedings of the Korean Institute of Surface Engineering Conference
• /
• 2009.10a
• /
• pp.223-224
• /
• 2009

본 연구에서는 $Cl_2$/Ar 기반의 플라즈마 식각에 $N_2$가스를 첨가하여 ZnO 박막을 식각 하였을 때 관찰된 ZnO 박막의 식각 특성에 관하여 연구 하였다. ZnO 박막 식각 실험은 RF 800 W, bias power 400 W, 공정 압력 15 mTorr를 기준으로 하였으며 가스 혼합 비율로는 최적의 식각률을 보여주는 $Cl_2$/Ar=8:2 비율에서 실행하였다. 연구의 목적인 첨가 가스 $N_2$를 $Cl_2$ (80%)/Ar (20)%에 5 sccm 씩 첨가하여 20 sccm 까지 증가 시켜 실험 하였다. $N_2$ 가스가 15 sccm 첨가되었을 때 식각률 95.9 nm/min로 기존 $Cl_2$/Ar 기반의 플라즈마 식각보다 높은 식각률을 보여 주었으며 $N_2$ 가스 흐름 조절 외에도 공정 압력, RF power, bias power를 변경하며 실험하였다. 식각된 ZnO 박막의 표면은 최대 식각률을 보이는 공정 조건을 찾기 위해 surface profiler ($\alpha$-step)을 이용하여 식각률을 측정하였으며 ZnO 박막 표면의 화학적인 변화를 조사하기 위해 x-ray photoelectron spectroscopy (XPS)를 사용하였다. XPS 분석 결과 Zn $2p_{3/2}$ peak 가낮은 binding energy 쪽으로 이동한 것을 관찰 할 수 있었다. 또한 O 1s 의 스펙트럼을 분석한 결과 N-O bond와 O-H bond가 존재함이 밝혀졌다.

• Journal of the Korean institute of surface engineering
• /
• v.36 no.4
• /
• pp.334-338
• /
• 2003

$BCl_3$고밀도 평판형 유도결합 플라즈마(High Density Planar Inductively Coupled Plasma)를 이용하여 AlGaAs와 InGaP의 건식식각에 대하여 연구하였다. 본 실험에서는 ICP 소스파워(0∼500 W), RIE 척 파워(0-150 W), 공정압력(5∼15 mTorr)의 변화에 따른 AlGaAs와 InGaP의 식각률, 식각단면 그리고 표면 거칠기 등을 분석 하였다. 또, 공정 중 OES(Optical Emission Spectroscopy)를 이용하여 in-situ로 플라즈마를 관찰하였다. $BCl_3$ 유도결합 플라즈마를 이용한 AlGaAs의 식각결과는 우수한 수직측벽도와(>87$^{\circ}$) 깨끗하고 평탄한 표면(RMS roughness = 0.57 nm)을 얻을 수 있었다. 반면, InGaP의 경우에는 식각 후 표면이 다소 거칠어진 것을 확인할 수 있었다. 모든 공정조건에서 AlGaAs의 식각률이 InGaP보다 더 높았다. 이는 $BCl_3$ 유도결합 플라즈마를 이용하여 InGaP을 식각하는 동안 $InCl_{x}$ 라는 휘발성이 낮은 식각부산물이 형성되어 나타난 결과이다. ICP 소스파워와 RIE 척파워가 증가하면 AlGaAs와 InGaP모두 식각률이 증가하였지만, 공정압력의 증가는 식각률의 감소를 가져왔다. 그리고 OES peak세기는 공정압력과 ICP 소스파워의 변화에 따라서는 크게 변화하였지만 RIE 척파워에 따라서는 거의 영향을 받지 않았다.

• Applied Chemistry for Engineering
• /
• v.20 no.1
• /
• pp.99-103
• /
• 2009

HBr and $O_2$ in $Cl_2$ gas ambient for the high density plasma gate etching has been used to increase the performance of gate electrode in semiconductor devices. When an un-doped amorphous silicon layer was used for a gate electrode material, the notching profile was observed at the outer sidewall foot of the outermost line. This phenomenon can be explained by the electron shading effect: i.e., electrons are captured at the photoresist sidewall while ions pass through the photoresist sidewall and reach the oxide surface at a narrowly spaced pattern during the over etch step. The potential distribution between gate lines deflects the ions trajectory toward the gate sidewall. In this study, an appropriate mechanism was proposed to explain the occurrence of notching in the gate electrode of un-doped amorphous silicon.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2012.08a
• /
• pp.241-241
• /
• 2012

$SF_6$와 $NF_3$는 디스플레이 장치의 제조공정 중 $SiN_x$박막을 건식식각공정에서 사용되고 있다. 이 논문에서는 이 두 가스에 대한 건식식각의 특성을 관찰하기 위해서 CCP-RIE를 이용하여 가스와 산소의 유량비($SF_6$/$O_2$>, $NF_3$/$O_2$), 압력, 전력 비(13.56 MHz/2 MHz)를 변화시키는 다양한 공정조건하에서 실험을 진행하였다. 이 실험에서 $NF_3$를 이용한 $SiN_x$ 박막 건식식각률이 $SF_6$를 이용한 건식식각률보다 모든 공정 조건하에서 높게 나타났다. 불소원자의 OES 강도와 V/I probe 를 이용하여 건식식각률과 비례하는 상관관계 변수를 발견하였고 이를 플라즈마 변수와 관련하여 해석하였다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2012.08a
• /
• pp.316-316
• /
• 2012

본 연구에서는 Si wafer에 마스크 공정 및 Slit-etching 공정을 적용하여 25 um 피치의 probe unit을 개발하기 위해 Deep Si Etching 장비를 이용하여 식각공정 조건에 따른 특성을 평가하였다. 25 um pitch는 etch 폭의 크기에 따라 3종류로 설계하였으며, 식각공정은 2수준, 4인자 실험계획법에 의해 8회 실험을 수행하였다. 실험계획법에 의해 미니탭을 활용하여 최적조건을 구한 결과 12.5 um etch 폭에서는 가스유량은 200 sccm, 에칭시간 7 sec, 코일 파워 1500W, 에칭 압력은 43.7 mtorr의 조건이 etch 형태 및 profile angle이 목표치에 근접한 결과를 얻었다. 또한 probe pitch를 30~60 um까지 증가시켰을 경우 Etch depth는 증가하였으며, 식각율 또한 증가한 현상을 보였다. 재현성 실험을 위해 위의 최적조건을 이용하여 2회 반복하여 실험한 경우 모든 시편이 목표치에 도달하였다. 이는 미세피치화 되는 프로브 유닛의 기초데이터로 활용될 수 있다.

• Proceedings of the IEEK Conference
• /
• 1999.06a
• /
• pp.934-937
• /
• 1999

MMIC 제작을 위한 단일 반도체 공정으로써 PECVD를 이용한 Si₃N₄의 증착, RIE를 이용한 CaAs via-hole건식식각, 그리고 airbridge 공정조건을 위한 실험 및 분석 작업을 수행하였다. Si₃N₄의 증착 실험에서는 굴절률이 2인 조건을, GaAs via-hole 식각 실험에서는 최적화된 thru-via의 모양과 식각률을 갖는 조건을, airbridge 실험에서는 polyimide coating 및 건식 식각 조건과 금 도금 및 습식 식각의 최적 조건들을 찾아내었다.

• Proceedings of the Korean Vacuum Society Conference
• /
• 2011.02a
• /
• pp.238-239
• /
• 2011

최근 반도체 산업은 더 높은 성능의 회로 제작을 통해 초고집적화를 추구하고 있다. 이를 위해서 회로 설계의 최소 선폭과 소자 크기는 지속적으로 감소하고 있고 이를 위한 배선 기술들은 플라즈마 공정을 이용한 식각공정에 크게 의존하고 있다. 식각공정에 있어서 반응가스의 조성은 식각 속도와 선택도를 결정하는 중요한 요소이다. 본 연구에서는 CIS QMS (closed ion source quadrupole mass spectrometer)를 이용하여 CF4+Ar를 이용한 실리콘 산화막의 플라즈마 식각 공정 시 생성되는 라디칼과 이온 종들을 측정하였다. Ar 이온이 기판표면과 충돌하여 기판물질간의 결합을 깨놓으면, 반응성 기체 및 라디칼과의 반응성이 커져서 식각 속도를 향상 시키게 된다. 본 실험에서는 2 MHz의 RPS (remote plasma source)를 이용하여 플라즈마를 발생시키고 13.56 MHz의 rf 전력을 기판에 인가하여 식각할 웨이퍼에 바이어스 전압을 유도하였다. CF4/(CF4+Ar)의 가스 혼합비가 커질수록 식각 부산물인 SiF3의 양은 증가 하였으며, CF4 혼합비가 0일 때(Ar 100%) 비하여 1일 때(CF4 100%) SiF3의 QMS 이온 전류는 106배 증가하였다. 이때의 Si와 결합하여 SiF3를 형성하는 F라디칼의 소모는 0.5배로 감소하였다. 또한 RPS power가 800 W일 때 플라즈마에 의해서 CF4는 CF3, CF2, CF로 해리 되며 SiO2 식각 시 라디칼의 직접적인 식각과 Si_F2의 흡착에 관여되는 F라디칼의 양은 CF3 대비 7%로 검출되었고, 식각 부산물인 SiF3는 13%로 측정되었다. Ar의 혼합비를 0 %에서 100%까지 증가시켜 가면서 측정한 결과 F/CF3는 $1.0{\times}105$에서 $2.8{\times}102$로 변화하였다. SiF3/CF3는 1.8에서 6.3으로 증가하여 Ar을 25% 이상 혼합하는 것은 이온 충돌 효과에 의한 식각 속도의 증진 기대와는 반대로 작용하는 것으로 판단된다.

• Journal of the Microelectronics and Packaging Society
• /
• v.19 no.4
• /
• pp.19-23
• /
• 2012

Silicon substrate for light emitting diodes (LEDs) has been the tendency of LED packaging for improving power consumption and light output. In this study, a low cost and high throughput Si through via fabrication has been demonstrated using a wet etching process. Both a wet etching only process and a combination of wet etching and dry etching process were evaluated. The silicon substrate with Si through via fabricated by KOH wet etching showed a good electrical resistance (${\sim}5.5{\Omega}$) of Cu interconnection and a suitable thermal resistance (4 K/W) compared to AlN ceramic substrate.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
• /
• 2009.11a
• /
• pp.68-68
• /
• 2009

최근 디스플레이 산업의 발달로 LCD 판넬의 수요가 급증함에 따라 검사장치 분야도 동반 성장하고 있다. LCD 검사를 위한 probe unit은 미세전기기계시스템 (MEMS) 공정을 이용하여 제작된다. 본 연구에서는 probe card의 미세 슬릿을 제작하기 위한 Si 깊은 식각 공정을 수행하였다. 공정에 사용된 장비는 STS 사의 D-RIE 시스템으로 식각가스로 $SF_6$, passivation용으로 $C_4F_8$ 가스를 각각 사용하였다. 식각용 마스크는 $30{\sim}50{\mu}m$의 선폭을 probe card의 패턴에 따라 제작되었으며, 분석은 SEM 측정을 이용하였다. 식각 공정 중 발생하는 scallop은 시료를 oxidation 시켜 $SiO_2$ 층을 형성한 후에 식각용액에 에칭하여 제거하였다. 제거전 scallop의 크기는 약 120 nm에서 제거후 약 $50{\mu}m$로 크게 개선됨을 SEM 사진으로 확인하였다.