• 대한전자공학회논문지SD
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• 제39권5호
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• pp.54-64
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• 2002

최근 IP 코어를 기반으로 하는 시스템 온 칩은 칩 설계 방식의 새로운 방향을 제시하면서 시스템 온 칩의 테스트가 중요한 문제로 대두되고 있다. 시스템 온 칩을 테스트하는 문제가 전체 코어 기반 설계에 병목 현상으로 작용하지 않게 하기 위해서는 효과적인 테스트 구조와 테스트 방법에 대한 연구가 필수적이다. 본 논문에서는 IEEE 1149.1 경계 주사 구조에 기반을 둔 시스템 온 칩 테스트 구조와 테스트 제어 메커니즘을 제안한다. 본 논문에서 제안하는 테스트 제어 접근 구조는 IEEE P1500에서 제안하는 내장된 코어 테스트표준에 상응하면서도 TAPed core와 Wrapped core 모두에 대해서 테스트 제어가 가능하다. 또한 제안하는 테스트 구조는 시스템 온 칩의 입·출력에 존재하는 TCK, TMS, TDI, TDO에 의해서 완전 제어 가능하므로 상위 수준의 테스트 구조와 계층적 구조를 유지할 수 있다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2000년도 춘계학술대회 학술발표 논문집
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• pp.17-20
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• 2000

본 논문에서는 간단한 비선형 시냅스 회로를 이용하여 온 칩 학습기능을 포함한 모듈 칩을 구현하였다. 학습 회로는 MEBP(modified error back-propagation) 학습 규칙을 적용하여 구현하였으며, 제안된 회로는 표준 CMOS 공정으로 구현되었고, MOSIS AMI $1.5\mu\textrm{m}$공정 HSPICE 파라메터를 이용하여 그 동작을 검증하였다. 구현된 모듈 칩은 온 칩 학습기능을 가진 확장 가능한 신경회로망 칩으로 대규모의 FNNs(feedforwad neural networks) 구현에 매우 적합하리라 예상된다.

• 대한임베디드공학회논문지
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• 제5권1호
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• pp.1-6
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• 2010

본 논문에서는 네트워크 온 칩(NoC: network on chip) 구조에서의 내부 데이터 통신의 성능을 최적화 할 수 있는 새로운 온 칩 네트워크 인터페이스 구조를 제안하였다. 제안하는 NoC 구조는 기본적으로 하드웨어 면적을 줄이기 위하여 XY 라우팅 알고리듬을 기반으로 구현되었으며, 전달되는 패킷의 크기 또는 플릿의 개수를 최소화하기 위하여 Golomb-Rice 인코딩/디코딩 알고리듬에 기반을 둔 하드웨어 압축기/해제기를 이용하여 통신되는 데이터의 양을 크게 줄임으로써 네트워크 지연시간을 최소화 할 수 있는 새로운 구조를 제안하였다. 즉 전송될 데이터는 전송자(sender)의 네트워크 인터페이스에서 내장된 하드웨어 인코더를 통해 압축된 형태로 패킷의 개수를 최소화하여 온 칩 네트워크상의 데이터를 업로드하게 된다. 이러한 압축된 데이터가 리시버(receiver)에 도착하면, 하드웨어 디코더를 통해서 원래의 데이터로 복원된다. 사이클 수준의 시뮬레이터를 통하여 제안된 라우터 구조가 온 칩 시스템의 네트워크 지연시간을 크게 줄일 수 있음을 증명하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.713-715
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• 2012

본 논문은 24GHz 차량 추돌 예방 레이더 시스템-온-칩을 위한 입력 임피던스, 전압이득 및 잡음지수를 자동으로 측정할 수 있는 새로운 형태의 고주파 자체 내부검사(BIST, Built-In Self-Test) 회로를 제안한다. 이러한 BIST 회로는 TSMC $0.13{\mu}m$ 혼성신호/고주파 CMOS 공정 ($f_T/f_{MAX}$=140/120GHz)으로 설계되어 있다. 알고리즘은 LabVIEW로 구현되어 있다. BIST 알고리즘은 입력 임피던스 정합과 출력 직류 전압 측정원리를 이용한다. 본 논문에서 제안하는 방법은 자동으로 쉽게 고주파 회로의 성능변수를 측정할 수 있기 때문에 시스템-온-칩의 저가 성능 검사의 대안이 될 것으로 기대한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.96-99
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• 2002

본 논문에서는 ISDN 망에서 멀티미디어 통신 단말용으로 구현된 시스템-온-칩에 관해 기술하고 칩에 내장되는 통신단말의 소프트웨어 구조와 서비스 절차에 대해 살펴보며, 구현된 단말용 시스템-온-칩과 소프트웨어를 활용하여 구성되는 통신단말의 구조에 관해 검토한다.

• 한국정보과학회논문지:시스템및이론
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• 제35권3호
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• pp.120-132
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• 2008

네트워크-온-칩은 미래 시스템-온-칩 제품을 위한 실용적인 개발 플랫폼으로서 부각되고 있다. 우리는 전압 조절이 가능한 회선을 가진 네트워크-온-칩에서 태스크간 통신으로 인한 전력 소모를 최소화하기 위한 정적 알고리즘을 제시한다. 최적의 통신 속도를 찾기 위해 제시된 (유전자 알고리즘에 기반한) 기법은 네트워크 망 구조, 태스크 할당, 타일 매핑, 라우팅 경로 할당, 태스크 스케줄링과 회선 속도할당을 포함한다. 제시된 설계 기법은 기존의 기법과 비교하여 평균 28%까지 전력 소비를 감소시킬 수 있다는 것을 실험 결과는 보여 준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.718-721
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• 2010

본 논문은 고주파 시스템-온-칩 응용을 위한 자동 보상 시스템을 제안한다. 이러한 시스템은 고주파 회로 칩 제작과정에서 예기치 않게 발생한 미세한 PVT(공정, 전압, 온도) 변동으로 인한 회로 성능 변수들의 미세변동을 검출하여 이를 자동으로 보상한다. 자동으로 보상 가능한 고주파 회로 성능 변수들은 중요한 요소인 입력 임피던스, 전압이득 및 잡음지수를 포함한다. 이러한 시스템은 미세 변동을 자동으로 보상할 수 있도록 고주파 신호를 직류 신호로 변환하는 DFT(Design-for-Testability) 회로를 포함한다.

• 한국정보통신학회논문지
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• 제15권3호
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• pp.632-638
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• 2011

본 논문은 고주파 시스템 온 칩 응용을 위한 온 칩 검사 대응 설계 (Design-for-Testability, DFT) 회로를 제안한다. 이러한 회로는 고주파 회로의 주요 성능 변수들 즉, 입력 임피던스, 전압이득, 잡음지수, 입력 전압 정재비 (VSWRin) 및 출력 신호대 잡음비 (SNRout)를 고가의 장비없이 측정 가능하다. 이러한 고주파 검사 회로는 DFT 칩으로부터 측정된 출력 DC 전압에 실제 고주파 소자의 성능을 제공하는 자체 개발한 이론적인 수학적 표현식을 이용한다. 제안한 DFT 회로는 외부 장비를 이용한 측정 결과와 비교해 볼 때 고주파 회로의 주요 성능 변수들에 대해 5.25GHz의 동작주파수에서 2%이하의 오차를 각각 보였다. DFT 회로는 고주파 소자 생산뿐만 아니라 시스템 검사 과정에서 칩들의 성능을 신속히 측정할 수 있으므로 불필요한 소자 복사를 위해 소요되는 엄청난 경비를 줄일 수 있으리라 기대한다.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.629-638
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• 2005

시스템 온 칩 설계에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 특히 프로세서, DSP 및 멀티미디어 IP와 같이 보다 높은 버스 대역폭을 요구하는 IP가 사용될 경우 온 칩 버스의 대역폭 문제는 더욱 심각해진다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML-AHB 버스 매트릭스를 제안하였다. ML-AHB 버스 매트릭스는 시스템 내의 다중 마스터와 다중 슬레이브간의 병렬적인 접근 경로를 제공하여 전체 버스 대역폭을 증가시켜주고, 최근 많은 프로세서 요소들을 사용하는 휴대형 기기 및 통신 기기 등에 적합한 고성능 온 칩 버스 구조이다. 하지만 내부 컴포넌트인 입력 스테이지와 무어 타입으로 구현된 중재 방식으로 인해 마스터가 새로운 전송을 수행할 때 또는 슬레이브 레이어를 변경할 때 마다 항상 1 클럭 사이클 지연 현상이 발생된다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존 ML-AHB 버스 매트릭스 구조를 개선하였다. 기존 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 개선된 구조에 적합하도록 중재 방식을 변경하여 1 클럭 사이클 지연 문제를 해결하였다. 개선된 결과 4-beat incrementing 버스트 타입으로 다수의 트랜잭션을 수행할 경우, 기존 ML-AHB 버스 매트릭스에 비해 전체 버스 트랜잭션 종료 시간 및 평균 지연 시간이 각각 약 $20\%,\;24\%$ 정도 짧아졌다. 또한 FPGA의 슬라이스 수는 기존의 ML-AHB 버스 매트릭스보다 약 $22\%$ 정도 감소하였고, 클럭 주기도 약 $29\%$ 정도 짧아졌다.

• 한국정보통신학회논문지
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• 제6권3호
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• pp.410-415
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• 2002

본 논문에서는 ISDN 망에서 통신 단말용으로 구현된 시스템-온-칩과 이 칩을 활용하여 설계 제작된 ISDN 단말에 관해 기술한다. ISDN 단말의 여러 가지 기능이 통합되어 구현된 본 논문의 ISDN 시스템-온-칩은 32비트 ARM7TDMI RISC 코아 프로세서부, 네트워크 인터페이스를 위해 ISDN S/T-정합부, 각종 톤 발생과 음성 신호를 PCM 데이터로 변환하기 위한 음성 코덱부 및 user와 인터페이스를 위한 PC 정합부로 구성되어 있다. 또한 이 칩을 활용하여 ISDN 통신단말을 구성하기 위한 소프트웨어 구조와 및 서비스절차 에 대해 기술하며, 끝으로 구현된 통신단말의 구조에 관해 살펴본다.