• 한국위성정보통신학회논문지
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• 제7권2호
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• pp.18-24
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• 2012

본 논문에서는 ESD 방지를 위한 최적 방법론에 목표하여 확장된 드레인을 갖는 EDNMOS 소자의 더블 스냅백 현상 및 백그라운 도핑 농도 (BDC)의 영향을 조사하였다. 고전류 영역에서 낮은 BDC를 가진 EDNMOS 소자는 강한 스냅백으로 인해 취약한 ESD 성능과 높은 래치업 위험을 가지게 되나, 높은 BDC를 가진 EDNMOS 소자는 스냅백을 효과적으로 방지할 수 있음을 알 수 있었다. 따라서 BDC 제어로 안정적인 ESD 방지 성능과 래치업 면역을 구현할 수 있음을 밝혔다.

• 한국위성정보통신학회논문지
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• 제8권2호
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• pp.36-43
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• 2013

본 논문에서는 고전압에서 동작하는 DDIC(display driver IC) 칩의 정전기 보호소자로 사용되는 GG_EDNMOS 소자의 고전류 특성 및 더블 스냅백 메커니즘이 분석되었다. 이온주입 조건을 달리하는 매트릭스 조합에 의한 수차례의 2차원 시뮬레이션 및 TLP 특성 데이타를 비교한 결과, BJT 트리거링 후에 더블 스냅백 현상이 나타났으나 웰(well) 및 드리프트(drift) 이온주입 조건을 적절히 조절함으로써 안정적인 ESD 보호성능을 얻을 수 있었다. 즉, 최적의 백그라운드 캐리어 밀도를 얻는 것이 고전압 동작용 정전기보호소자의 고전류 특성에 매우 중요한 영향을 주는 임계인자(critical factor)임을 알 수 있었다.

• 대한기계학회논문집
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• 제14권3호
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• pp.503-512
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• 1990

본 연구에서는 하중작용점(혹은 변위제어점)이 일점이고 스탭 백 현상이 없는 문제에 유용한 페널티 방법(penalty method)을 제안하고, 스냅 백 현상이 수반되는 경 우에는 페널티 방법과 Riks 방법을 선택적으로 취할 수 있도록 한다. 그리고 하중 작용점이 일점 혹은 그 이상의 점일 경우에 대해서는 Riks 방법을 기준으로 하되 일정 조건하에서는 새로운 증분하중 파라미터를 선택할 수 있게 하여, 순수한 Riks 방법으 로만 계산할 때에 일어날 수 있는 발산을 없앨 수 있게 한다. 끝으로 변위제어점이 일점 혹은 그 이상의 점인 경우에 대해 'Riks형 방법(Riks' type method)'을 제안하고, 이때에도 Riks형 방법을 기준으로 게산하되 일정한 조건하에서는 새로운 증분변위 파 라미터를 선택적으로 취할 수 있게 한다.

• 대한기계학회논문집A
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• 제21권11호
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• pp.1931-1942
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• 1997

A new load/displacement parameter method is developed for the cases that loads are applied to one or more points, and displacements of a structure are controlled at one or more points sinultaneously. The procedure exploits a generalized Riks method, which utilizes load/displacement parameters as scaling factors in order to analyze the post-buckling phenomena including snap-through or snap-back. A convergence characteristic is improved by employing new relaxation factors in incremental displacement parameter, particularly at the region where exhibits severe numerical instability. The improved performance is illustrated by means of numerical example.

• 한국위성정보통신학회논문지
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• 제9권2호
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• pp.12-17
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• 2014

본 논문에서는 고전압에서 동작하는 마이크로칩의 안정하고 튼튼한 정전기 보호 성능을 구현하기 위해 이중 극성 소오스를 갖는 DPS_EDNMOS 변형소자가 제안되었다. 제안된 DPS는 N+ 소오스로 부터 전자 풍부 영역이 측면 확산되는 것을 방지하기 위해 N+ 소오스 측에 P+ 확산층을 의도적으로 삽입한 구조이다. 시뮬레이션 결과에 의하면 삽입된 P+ 확산층은 고전자 주입에 의해 발생하는 깊은 전자채널의 형성을 효과적으로 막아주고 있음을 알 수 있었다. 따라서 종래의 EDNMOS 표준소자에서 문제시 되었던 더블 스냅백 현상을 해결할 수 있었다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.40-50
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• 2010

본 논문은 미세 CMOS 공정의 PMOS 트랜지스터에 높은 전류가 인가될 때 발생하는 기생 PNP 바이폴라 트랜지스터의 스냅백과 breakdown 동작에 초점을 맞춘다. $0.13\;{\mu}m$ CMOS 공정을 이용해 제작한 다양한 I/O 구조를 분석함으로써 PMOSFET의 ESD 손상 현상의 원인을 규명하였다. 즉, 인접한 다이오드로부터 PMOSFET의 바디로 전하가 주입됨으로써 PMOSFET의 기생 PNP 트랜지스터가 부분적으로 turn-on되는 현상이 발생하여 ESD에 대한 저항성을 저하시킨다. 2차원 소자 시뮬레이션을 통해 레이아웃의 기하학적 변수의 영향을 분석하였다. 이를 기반으로 새로운 PMOSFET ESD 손상을 방지하는 설계 방법을 제안한다.