• 한국초등수학교육학회지
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• 제20권3호
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• pp.371-391
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• 2016

장제법은 1990년대부터 시작된 미국의 제 2차 수학전쟁의 주요 쟁점중의 하나였다. 이 논문에서는 이에 관하여 구체적으로 고찰하고 그를 바탕으로 우리나라 초등수학교육에서 장제법 지도 현황을 조사하였다. 첫째, 장제법은 나눗셈의 답을 구하는 기계적 알고리즘이 아니라 초등수학의 핵심 개념을 구현하고 있으며 중등수학과의 연결고리 역할을 하는 중요한 원리이다. 둘째, 우리나라 교육과정에서 장제법이라는 명칭을 사용하고 구체적인 지도 지침을 제시해야 한다. 셋째, 장제법의 이해를 돕기 위하여 부분몫 방법 같은 다른 나눗셈 알고리즘을 보조적으로 활용할 필요가 있다.

• 한국초등수학교육학회지
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• 제18권2호
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• pp.237-255
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• 2014

본 연구의 목적은 초등학생들의 소수 개념에 대한 이해 정도와 소수 연산에 대한 수행 능력을 분석하여 소수 지도에 대한 교수학적 시사점을 얻고자 함이다. 이를 위해 조사연구를 실시하였고, 156명의 6학년 학생들을 대상으로 하였다. 결과 분석은 각 문항별 정답률과 오류가 많이 발생하는 요소를 살펴보았다. 검사 결과, 초등학생들의 소수 개념과 그 연산에서 85.64%의 정답률을 나타냈고, 소수 개념(89.23%), 덧셈(89.84%), 뺄셈(89.56%) 영역보다 소수의 곱셈(80.73%)과 나눗셈(78.85%) 영역에서 낮은 이해도를 보였다. 소수 개념과 그 연산에 대한 학습이 진행될수록 학습 격차가 더 커진다는 것을 알 수 있었기에 낮은 학년에서부터 점진적으로 학습결손을 줄여주려는 노력이 필요하다. 이에 학습 결손을 해소하기 위한 프로그램이 필요하며, 소수의 교수 학습도 개념과 원리를 중시하는 방향으로 바뀌어야 할 것이다.

• 전기전자학회논문지
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• 제24권4호
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• pp.961-968
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• 2020

타원곡선 암호에 필수적으로 사용되는 모듈러 곱셈의 고성능 하드웨어 설계에 대해 기술한다. 본 논문의 모듈러 곱셈기는 NIST FIPS 186-2에 정의된 소수체 상의 5가지 체 크기(192, 224, 256, 384, 521 비트)의 모듈러 곱셈을 지원하며, 정수 곱셈과 축약의 두 단계 과정으로 모듈러 곱셈을 연산한다. 고속 정수 곱셈을 위해 카라추바-오프만 곱셈 알고리듬이 사용되었고, 축약 연산을 위해 Lazy 축약 알고리듬이 사용되었다. 또한, Lazy 축약에 포함된 나눗셈 연산을 위해 Nikhilam 나눗셈 알고리듬이 사용되었으며, 나눗셈 연산은 주어진 모듈러 값에 대해 처음 한 번만 연산되고, 모듈로 값이 고정된 상태로 연속적인 모듈러 곱셈이 수행되는 경우에는 나눗셈을 거치지 않도록 하였다. 설계된 모듈러 곱셈기는 32 MHz의 클록 주파수로 동작하는 경우에 초당 640만번의 모듈러 곱셈을 연산할 수 있는 것으로 평가되었으며, 180-nm CMOS 셀 라이브러리로 합성한 결과, 67 MHz의 클록 주파수로 동작이 가능하며, 456,400 등가 게이트로 구현되었다.

• 한국수학교육학회지시리즈A:수학교육
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• 제50권3호
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• pp.309-327
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• 2011

In this paper, we extended the division algorithm for the integers to the finite decimals. Though the remainder for the finite decimals is able to be defined as various ways, the remainder could be defined as 'the remained amount' which is the result of the division and as "the remainder" only if 'the remained amount' is decided uniquely by certain conditions. From the definition of "the remainder" for the finite decimal, it could be inferred that 'the division by equal part' and 'the division into equal parts' are proper for the division of the finite decimal concerned with the definition of "the remainder". The finite decimal, based on the unit of measure, seemed to make it possible for us to think "the remainder" both ways: 1" in the division by equal part when the quotient is the discrete amount, and 2" in the division into equal parts when the quotient is not only the discrete amount but also the continuous amount. In this division context, it could be said that the remainder for finite decimal must have the meaning of the justice and the completeness as well. The theorem of the division algorithm for the finite decimal could be accomplished, based on both the unit of measure of "the remainder", and those of the divisor and the dividend. In this paper, the meaning of the division algorithm for the finite decimal was investigated, it is concluded that this theory make it easy to find the remainder in the usual unit as well as in the unusual unit of measure.

• 전기전자학회논문지
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• 제17권3호
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• pp.346-351
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• 2013

모바일 시스템에서는 비용 및 전력 효율이 중요하기 때문에 부동소수점 연산기 개발 시 32-비트 데이터 형식대신 24-비트 데이터 형식을 사용하는 것이 좋다. 하지만 24-비트 데이터 형식을 사용할 경우 32-비트 데이터 형식에 비해 연산기의 정확도가 낮아질 수 있다. 3D 그래픽과 같이 연속적인 부동소수점 연산 처리가 많이 요구될 경우 연산기의 정확도에 대한 논의와 검증이 중요하다. 나눗셈은 3D 그래픽에 사용되는 연산 중 OpenGL에서 규정한 정확도를 만족하기 가장 어려운 연산 중 하나이다. 현재까지 OpenGL에서 규정한 정확도를 만족하는 것이 대수적으로 검증된 24-비트 부동소수점 제산기는 알려진 바가 없다. 본 논문에서는 24-비트 부동소수점 제산기를 분석하고, OpenGL ES 3.0에서 규정한 $10^{-5}$의 정확도를 만족함을 대수적으로 검증한다.

• 대한수학교육학회지:수학교육학연구
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• 제22권1호
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• pp.53-68
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• 2012

본 연구는 아이들이 문장제 또는 수식 형태의 나눗셈의 결과를 여러 타입의 분수들-진분수, 가분수, 대분수-과 연관시키면서 분수가 가지는 여러 하위 개념 중 몫에 대한 개념 도식을 어떻게 구성해 가는지에 대하여 미국의 5학년 초등학생 네 명을 대상으로 이루어졌다. 실험 결과는 다음과 같았다. 균등분배 상황에서, 아이들은 나눗셈을 두 가지 방식으로 개념화하였다. 첫째, 아이들이 나눗셈을 통해 대분수 형태의 몫을 산출했을 경우, 이 대분수 형태의 몫은 진분수와 가분수 형태의 분수들을 부분-전체의 하위개념이 아니라 몫이라는 하위개념으로 이해하는데 개념적인 기초가 되었다. 둘째, 진분수 형태의 몫을 얻은 경우, 아이들은 그 몫을 곱셈구조의 예로 보려는 경향이 있었다. 즉, $a{\times}b=c$ ; $a{\div}c=\frac{1}{b}$ ; $b{\div}c=\frac{1}{a}$. 하지만, 장제법 계산은 소수 형태의 몫을 생산함으로써 아이들이 이 구조를 깨닫는 것을 어렵게 했다.

• 대한임베디드공학회논문지
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• 제9권5호
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• pp.285-292
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• 2014

The commonly used Newton-Raphson's floating-point number divider algorithm performs two multiplications in one iteration. In this paper, a tentative K'th Newton-Raphson's floating-point number divider algorithm which performs K times multiplications in one iteration is proposed. Since the number of multiplications performed by the proposed algorithm is dependent on the input values, the average number of multiplications per an operation in single precision and double precision divider is derived from many reciprocal tables with varying sizes. In addition, an error correction algorithm, which consists of one multiplication and a decision, to get exact result in divider is proposed. Since the proposed algorithm only performs the multiplications until the error gets smaller than a given value, it can be used to improve the performance of a floating point number divider unit. Also, it can be used to construct optimized approximate reciprocal tables.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.165-168
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• 2001

This paper presents a design of a divide unit supporting IEEE-754 floating point standard single-precision with 32-bit word length. Its functions have been verified with ALTERA MAX PLUS II tool. For a high-speed division operation, the radix-4 non-restoring algorithm has been applied and CLA(carry-look -ahead) adders has been used in order to improve the area efficiency and the speed of performance for the fraction division part. The prevention of the speed decrement of operations due to clocking has been achieved by taking advantage of combinational logic. A quotient select block which is very complicated and significant in the high-radix part was designed by using P-D plot in order to select the fast and accurate quotient. Also, we designed all division steps with Gate-level which visualize the operations and delay time.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.353-356
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• 2000

In this paper, a high-performance and small-area floating-point divider, which is suitable for embedded processors and supports all rounding modes defined by IEEE 754 standard, is designed using the series expansion algorithm. This divider shares and fully utilizes the two MAC units for quadratical convergence to the correct quotient. The area increase of two MAC units due to the division is minimized in this design, so that it can be suitable for embedded processors. The tested HDL codes are synthesized and optimized with 0.35$\mu\textrm{m}$ CMOS standard celt libraries. The results show that the latency of the synthesized divider is 17.43 ㎱ in worst condition. But, the divider calculates the correct rounded quotient through only 6 cycles.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2009년도 춘계학술발표논문집
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• pp.439-442
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• 2009

본 연구는 16 비트 CPU를 위한 새로운 C 컴파일러를 개발하고자 한다. 새로운 ASIC 프로세서가 특정 용도로 설계되었을 때 그 CPU를 위한 새로운 컴파일러의 개발이 필요하다. 공개 소프트웨어인 GNU C 컴파일러를 사용하여 기계 의존 원시 파일들을 수정함으로서 새로운 컴파일러를 개발할 수 있다. 개발된 컴파일러는 단지 기계어에 의해 처리될 수 있는 기능들만 지원할 수 있기 때문에 곱 셈, 나눗셈, 부동소수점 처리등과 같은 기능들을 지원하기 위해서는 더 많은 연구가 필요하다. 완전한 컴파일러가 개발된 후에는 새로운 CPU에서 실행될 수 있는 응용 프로그램의 개발이 필요하다. 본 연구에 의해서 앞으로 개발될 여러 가지 다른 용도의 CPU를 위한 컴파일러들이 쉽게 개발될 수 있을 것이다.