• 한국통신학회논문지
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• 제33권11A호
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• pp.1124-1131
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• 2008

본 논문에서는 MIMO-OFDM 기반의 차세대 무선 LAN(Local Area Network) 시스템, IEEE 802.11n 드래프트 표준의 시간 동기화 구조의 알고리즘과 하드웨어 구조를 제안한다. 제안된 시간 동기화 구조는 일반적인 대략추정과 상세추정 과정으로 이루어져 있고 자기 상관기를 이용하여 구현하였고, 대략추정에서는 자기상관함수의 최대치에서 발생하는 평탄면 문제를 해결하기 위해 슬라이딩 윈도우를 사용하였고, 상세추정을 위해서는 긴 훈련 심볼(L-LTS)의 공액복소수 대칭특성을 이용하여 연산구조를 단순화하였다. 또한, 제안된 구조에서는 기존의 시간 동기에서 필요한 상호상관이 쓰이지 않았기 때문에 곱셈 연산량이 감소되며 하드웨어 복잡도를 감소시키기 위해서 복소수 곱셈기를 부호비트만으로 양자화하여 사용하였다. 시뮬레이션 결과에 따라, 제안된 시간 동기화 구조는 기존의 알고리즘보다 시간 동기화 실패 확률이 감소함을 확인하였고, 추후 IEEE 802.11n 표준의 주파수 동기 구조와 쉽게 결합될 수 있다는 장점이 있다.

• 전자공학회논문지
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• 제52권2호
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• pp.97-105
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• 2015

이 논문은 SIMD 구조를 갖는 프로세서에서 FFT 연산을 효과적으로 처리하는 방법에 대한 것이다. FFT는 디지털 신호처리 분야에서 널리 사용되는 범용 알고리즘으로 이의 효과적인 처리는 성능 향상에 있어서 매우 중요하다. Bruun 알고리즘은 반복적인 인수분해를 통해 구현되는 FFT 알고리즘으로, 널리 사용되는 Cooley-Tukey 알고리즘에 비해 복소수 곱셈이 아닌 실수 곱셈으로 대부분의 동작을 수행하는 장점을 가지고 있으나, SIMD 프로세서에서 구현하는 데는 벡터 데이터의 정렬 형태가 복잡하고 연산에 필요한 계수들을 저장할 메모리를 더 필요로 하는 단점이 있다. 실험 결과에 따르면 길이 1024인 FFT 연산을 SIMD 프로세서에서 수행하는데 있어서 Bruun 알고리즘은 Cooley-Tukey 알고리즘에 비해서 약 1.2배의 더 높은 처리성능을 보이지만, 약 4 배 더 큰 데이터 메모리를 필요로 한다. 따라서 데이터 메모리에 대한 제약이 큰 경우가 아니라면 SIMD 프로세서에서 Bruun 알고리즘이 FFT 연산에 적합하다.

• 전자통신동향분석
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• 제18권6호통권84호
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• pp.19-26
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• 2003

다양한 이동통신기기들을 한 시스템에 수렴시킬 수 있는 기술로서 SDR 기술이 각광받고 있다. 본 논문은 W-CDMA 물리계층 업링크의 트래픽 채널을 DSP로 구현하여 베이스밴드 프로세싱 하는 것을 목적으로 한다. 이러한 소프트웨어 모뎀은 초기화, 소스 데이터 발생, 스프레딩, 스크램블링, 출력단 등으로 이루어진다. 기존의 FPGA, ASIC 등으로 구현된 하드웨어 모뎀을 소프트웨어적인 DSP로 구현할 때 생기는 주요 문제들을 고찰하였다. 로드 밸런싱, 동시성과 실시간성, 버퍼 스킴, 멀티 태스킹, 인터럽트 관리, OVSF 및 스크램블링 코드의 복소수 연산 등이다. 전통적인 구조는 FPGA와 DSP 혼합체인데 각각 칩레벨 프로세싱, 심볼 프로세싱을 담당한다. FPGA와 DSP 혼합체 구조를 넘어서 멀티 DSP를 이용한 병렬처리기법, 또는 reconfiguable 칩을 개발해서 칩레벨 및 심볼 프로세싱을 한 번에 할 수 있는 개발제품도 출시되었다.

• 전자공학회논문지
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• 제52권3호
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• pp.75-81
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• 2015

본 논문에서는 고속 데이터 전송을 위한 OFDM 시스템에 적용 가능한 고속 FFT 프로세서를 제안하였다. 8개의 병렬 경로를 가지는 MDC 파이프라인 고속 FFT 프로세서를 제안한다. 제안하는 구조는 연산과 하드웨어의 최적화를 위해 radix-$2^6$ 알고리즘에 기반하고 있다. 하드웨어 복잡도를 감소시키기 위해서 상수 곱셈기와 교환기 구조를 제안하고 새로운 스케즐링 기법을 적용하였다. 제안하는 FFT 프로세서는 새로운 구조를 적용해 지연 소자와 연산 사이클의 증가 없이 복소 곱셈기 및 연산복잡도를 감소시킬 수 있다. 또한 최적화한 twiddle factor $W_{64}$ 상수 곱셈기는 기존 복소 booth 곱셈기에 비해 65%만의 하드웨어 복잡도를 보였다. 설계한 FFT 프로세서는 Verilog HDL로 모델링하여 IBM 90nm 공정으로 합성하였으며 $0.27mm^2$의 면적과 388MHz의 주파수에서 2.7 GSample/s를 보이고 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.985-988
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• 2008

본 논문에서는 기준 펄스와 데이터 펄스로 구성된 TR(Transmitted-reference) 신호를 전송하는 TR-UWB 시스템에서 시간 영역의 수신 신호를 주파수 영역의 신호로 변환하는 과정을 거쳐서 얻어 낸 주파수 성분을 수신기에서 상관연산을 통해서 신호대잡음비를 개선하는 TR-UWB 시스템을 제안한다. 또한, TR-UWB 신호의 복소수 성분, 주파수 변환 특성을 이용한 이론적인 분석을 통해 시스템성능을 유도하고 기존 시스템과의 성능을 비교 분석한다. 모의 실험을 통해 제시한 TR-UWB 시스템에 의해 성능이 개선됨을 검증한다.

• 방송공학회논문지
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• 제21권6호
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• pp.944-956
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• 2016

본 논문에서는 블록 기반으로 홀로그램을 생성할 수 있는 하드웨어의 구조를 제안하고, ASIC (application specific integrated circuit) 환경을 이용하여 VLSI(very large scaled integrated circuit) 회로로 구현하였다. 제안한 하드웨어는 홀로그램 평면의 블록 단위로 병렬 연산을 수행할 수 있는 구조를 가지고 있다. 한 객체 포인트에 대한 홀로그램 블록의 영향을 독립적으로 연산한 후에 모든 객체 포인트에 대한 결과를 누적하여 홀로그램을 생성하였다. 이러한 구조를 통해서 다양한 크기의 홀로그램을 하드웨어를 이용하여 생성할 수 있으면서 최소의 메모리 접근량을 사용하면서 실시간으로 동작이 가능하도록 하였다. 제안한 하드웨어는 Magna chip의 Hynix 0.18μm CMOS 라이브러리를 이용하여 구현되었고, 실수항과 복소항의 복소 홀로그램을 생성할 수 있다. 제안한 하드웨어는 최대 200MHz에서 안정적으로 동작할 수 있고, 약 876,608개의 게이트 수로 구현되었다.

• 한국통신학회논문지
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• 제27권2A호
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• pp.116-123
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• 2002

자켓 행렬(Jacket matrix)은 왈쉬 하다마드(Walsh Hadamard) 행렬 구조를 바탕으로 확장한 행렬이다. 왈쉬 하다마드 행렬이 +1, -1을 기본 원소로 하고 있는 반면 자켓 행렬은 $\pm$1과 $\pm$$\omega$($\pm$j, $\pm$$_2$$^{n}$ )를 각각 원소로 가질 수 있다. 이 행렬은 중앙 부근에 무게(weight)를 갖는데, 하다마드 행렬 크기의 1/4 크기로 부호 부분과 무게 부분으로 구성된다. 본 논문에서는 기존에 행렬 중앙에 강제적으로 무게를 할당하여 자켓 행렬을 구성하였으나, 어떠한 크기의 행렬도 크기와 무게만 정해주면 생성해낼 수 있는 이진 인덱스를 이용한 간단한 비트열 형태의 일반식이 제시된다. 무게는 행과 열의 이진 인덱스의 최상위 두 비트를 Exclusive-OR 연산한 결과가 1인 원소에 부여된다. 또한 분산연산(Distributed Arithmetic:DA) 알고리즘을 이용한 고속자켓변환(Fast Jacket Transform)의 VLSI 구조를 제시한다. 자켓 행렬은 cyclic한 특성을 가지고 있어서 암호화, 정보 이론 및 WCDMA의 복소수 확산 QPSK 변조부에 응용될 수 있다.

• 대한전자공학회논문지SP
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• 제45권3호
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• pp.103-110
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• 2008

이 논문에서는 8K/2K-Point FFT Radix-4 알고리즘을 CORDIC 연산을 이용하여 효율적으로 나비연산 구조를 설계할 수 있음을 보였다. 즉 CORDIC 연산을 사용하여 cosine 과 sine 값을 저장하지 않고 4개의 복소 곱셈연산을 효과적으로 수행할 수 있음을 보였다. 제안된 CORDIC 나비연산기 구조를 Verilog HDL 코딩으로 구현한 결과, 기존의 승산기를 사용한 나비연산기 구조와 비교하여 36.9%의 cell area 감소 효과를 보였다. 또한 전체 8K/2K-point Radix-4 FFT 구조의 Verilog-HDL 코딩을 기존의 승산기를 사용한 구조의 코딩과 비교한 결과, 11.6%의 cell area 감소효과를 볼 수 있었다. 따라서 제안된 FFT 구조는 DMB용 OFDM 모뎀과 같은 큰 크기의 FFT에 효율적으로 사용될 수 있는 구조임을 보였다.

• 한국음향학회지
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• 제42권6호
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• pp.544-551
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• 2023

잡음 음성의 지각적 품질과 명료도 향상을 위해 활용되는 음성 향상은 크기 스펙트럼을 이용한 방법에서 크기와 위상을 같이 향상시킬 수 있는 복소 스펙트럼을 이용한 방법으로 연구되어왔다. 본 논문에서는 잡음 음성의 명료도와 품질을 더욱 향상시키기 위해 복소 스펙트럼 기반 음성 향상 시스템에 어텐션 기법을 적용하는 방안에 관해 연구를 수행하였다. 어텐션 기법은 additive attention을 기반으로 수행하며 복소 스펙트럼의 특성을 고려하여 어텐션 가중치를 계산할 수 있도록 하였다. 또한 특징 맵의 중요도를 고려하기 위해 전역 평균 풀링 연산을 같이 사용하였다. 복소 스펙트럼 기반 음성 향상은 Deep Complex U-Net(DCUNET) 모델을 기반으로 수행하였으며, additive attention은 Attention U-Net 모델에서 제안된 방법을 기반으로 연구를 수행하였다. 거실 환경의 잡음 데이터에 대해 음성 향상을 수행한 결과, 제안한 방법이 Source to Distortion Ratio(SDR), Perceptual Evaluation of Speech Quality(PESQ), Short Time Objective Intelligibility(STOI) 평가 지표에서 기준 모델보다 개선된 성능을 보였으며, 낮은 Signal-to-Noise Ratio(SNR) 조건의 다양한 배경 잡음 환경에 대해서도 일관된 성능 향상을 보였다. 이를 통해 제안한 음성 향상 시스템이 효과적으로 잡음 음성의 명료도와 품질을 향상시킬 수 있음을 보여주었다.

• 한국항행학회논문지
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• 제15권2호
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• pp.213-220
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• 2011

본 논문에서는 최대 4개의 송 수신 안테나를 지원 가능한 $4{\times}4$ 다중 안테나 (MIMO) 시스템에서 채널의 dimension을 축소함으로써 복잡도를 줄일 수 있는 저복잡도 채널 전처리 프로세서를 제안하고 구현한다. 제안된 채널 전처리 프로세서는 채널의 일부분을 간섭신호라 간주하고 제거하는 GIS 행렬을 구하는 데 있어서 행렬의 역행렬과 행렬간의 승산 연산을 줄이기 위해, QR 분해 기법을 이용하여 $4{\times}4$ MIMO 채널 전처리 프로세서의 복잡도를 최소화한다. 또한, 로그 수체계를 이용하여 행렬간의 복소수 승산을 가산으로, QR 분해 기법의 사용으로 인해 생기는 나눗셈 연산을 감산 연산으로 대체함으로써 연산기의 단순화를 진행하고, 이를 통해 하드웨어 복잡도를 크게 감소시킨다. 제안된 채널 전처리 프로세서는 하드웨어 설계 언어 (HDL)을 이용하여 설계되었고, $0.13{\mu}m$ CMOS 규격 셀 라이브러리를 사용하여 합성되었다. 그 결과 기존의 2의 보수 수체계를 이용한 채널 전처리 프로세서의 설계 구조 대비 로그 수체계를 이용한 제안된 채널 전처리 프로세서의 하드웨어 복잡도가 20.2% 가량 감소됨을 확인하였다.