• 대한전자공학회논문지SD
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• 제40권11호
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• pp.54-61
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• 2003

본 논문에서는 완벽한 고장 효율을 보장하는 제어 회로를 위한 효율적인 비주사 DFT(design for testability) 기법을 제안한다. 제안된 비주사 DFT 기법은 순차 회로 모델이 아닌 조합 회로 모델에 대하여 ATPG(automatic test pattern generation)론 수행함으로써 짧은 테스트 패턴 생성 시간과 항상 완벽한 고장 효율을 보장한다. 본 논문에서 제시된 기법은 완전 주사 기법 및 기존의 비주사 DFT 기법들과 비교하여 적은 면적 오버헤드를 가지며 테스트 패턴을 칩의 정상동작속도로 인가할 수 있고, 또한 테스트 패턴의 재배열과정을 통해 테스트 패턴을 최소한의 시간으로 인가할 수 있도록 하였다. 제안된 기법의 효율성을 검증하기 위해 MCNC'91 FSM 벤치마크 회포들을 이용하여 실험을 수행하였다.

• 한국컴퓨터그래픽스학회논문지
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• 제15권4호
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• pp.1-11
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• 2009

본 연구에서는 다각형 메쉬 모델들에 대한 시뮬레이션 수행시 주요 병목현상으로 제기되는 충돌감지의 효율성을 높이기 위하여, 연속 시간사이에서 이산시간 스위프트로 형성된 프리즘을 단위로 하는 효율적 메쉬 컬링 기법을 제안한다. 제안 기법에서는 우선, 연속 시간사이에서 대응되는 두 삼각형을 이용하여 프리즘을 정의하고, 프리즘 단위의 폐쇄검사(Occlusion Query) 기반 가시성 테스트(Visibility Test)를 실시하여, 교차 가능성이 없는 프리즘을 세부 충돌테스트의 대상에서 제외시킨다. 또한, 가시성 테스트 결과로 추출된 프리즘의 충돌가능 집합(PCS: Potential Colliding Set)에서 충돌 가능성이 없는 프리즘의 쌍들을 분리축 테스트(SAT: Separating Axis Test)을 기반으로 분류하는 협대역 컬링(Narrow Band Culling)을 수행한다. 분리축 테스트 시, 두 프리즘의 영역을 각각의 반공간(Half Space)에 포함시키는 평면을 정의하고 이에 수직인 주축을 정의하여, 단일 주축에 대한 분리 검사를 수행함으로써 수행 효율성을 높인다. 제안기법의 성능을 평가하기 위하여 서로 다른 크기의 벤치마크 모델을 선정하고, 제안 기법 적용 전후의 세부 층돌검사 대상 프리즘 쌍의 수를 비교하였다. 또한, 단일 주축에 대한 분리축 테스트 기반 컬링의 효율성을 입증하기 위하여, 프리즘 쌍에 대한 가시성테스트 실험 결과와 비교하였다. 2916개와 2731개의 삼각형으로 구성된 두 메쉬모델에 대한 컬링 실험에서, 제안 컬링기법 적용시 99%의 효과적인 컬링결과를 얻었다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.26-31
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• 2009

선형 피드백 쉬프트 레지스터(linear feedback shift register:LFSR) 기반의 효율적인 테스트 압축기법을 제안하였다. 일반적으로 기존의 LFSR 리시딩 기반의 테스트 압축 기법의 성능은 주어진 테스트 큐브 집합내의 최대 할당 비트 수, $S_{max}$에 따라서 변하는 특성을 가지고 있다. 따라서 본 논문에서는 LFSR과 스캔 체인사이에 서로 다른 클럭 주파수를 사용하여 적절하게 스캔 셀을 그룹화 함으로써 $S_{max}$를 가상적으로 감소시킬 수 있었다. 만약 스캔 체인을 위한 클락 주파수보다 n배 느린 클락을 LFSR을 위하여 사용한다면, 스캔 체인내의 연속적인 n 개의 스캔셀들은 항상 동일한 테스트 입력값을 갖게 된다. 따라서 이와 같은 연속적인 셀들에 무상관 비트(don't care bit)를 적절하게 배치하게 되면 압축해야 하는 할당 비트의 수를 줄일 수 있게 된다. 제안하는 방법론의 선능은 스캔셀의 그룹화 알고리듬에 의존적이기 때문에, 그래프 기반의 새로운 스캔 셀 그룹화 알고리듬을 제안하였다. ISCAS 89 벤치마크 회로에 대한 실험을 통하여 제안하는 기법은 기존의 테스트 압축 기법들에 비해서 적은 메모리 용량 및 매우 작은 면적 오버 헤드를 보장할 수 있음을 증명하였다.

• 한국전산구조공학회논문집
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• 제20권3호
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• pp.353-364
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• 2007

이 논문에서는 원전 격납건물의 극한내압능력 및 파괴모드 평가를 위해 개발된 비선형 유한요소해석 프로그램 NUCAS 코드에 대하여 기술하였다. NUCAS는 미시적인 재료모델을 도입한 퇴화 쉘 요소와 탄소성 재료모델을 도입한 저차고체요소로 구성되어 있고, 퇴화 쉘 요소와 저차고체요소는 유한요소에서 발생할 수 있는 강성과대(overstiffness) 및 묶임현상(locking phenomenon)을 방지하기 위해서 각각 가변형도법(assumed strain method)과 개선된 가변형도법(enhanced assumed strain method)을 적용하였다. 개발된 NUCAS코드의 성능을 검증하기 위해서 다양한 철근콘크리트 구조물의 벤치마크 테스트를 수행하였고, 그 결과로부터 이 논문에서 개발한 유한요소해석 프로그램의 해석결과는 실험결과와 잘 일치하였다.

• 대한전자공학회논문지SD
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• 제44권11호
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• pp.119-126
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• 2007

본 논문은 CMOS 디지털 회로에서 delay에 영향을 미치는 crosstalk을 gate의 downsizing이나 upsizing으로 발생을 회피하기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 게이트 사이징을 2가지 step으로 분류하며 avoidance 효과를 극대화하기 위해서 step1에서는 downsizing, step2에서는 upsizing을 순차적으로 적용하여 critical path에 인접하는 aggressor들을 차례로 회피해 나간다. 제시된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증 하였으며 실험 결과는 평균적으로 8.64%의 Crosstalk Avoidance 효과를 보여줬다. 이 결과로 제시된 새로운 알고리즘의 가능성을 입증하였다.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.43-50
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• 2004

현재의 반도체 공정은 Deep Sub- Micmn (DSM)으로 발전하면서, 선폭이 줄어들고 구동 주파수가 높아지고 있다. 이로 인해 clock source로부터 clock을 필요로 하는 각 단자(sink)까지의 '지연시간의 최대 차'로 정의되어지는 clock skew가 회로의 속도 향상에 있어 중요 제약요소가 되고 있다. 또한 이를 얼마나 줄이느냐 하는 것은 동기식 회로 설계에 있어 중요한 문제가 되고 있다. 따라서 낮은 clock skew를 위한 배선 기술에 대해 많은 연구들이 이루어지고 있다. 본 논문에서는 clock skew를 줄이기 위한 방법으로서 새로운 Advanced clock Tree Generation(ACTG) 방법을 개발하였다. ACTG는 2단계의 계층적 routing을 통해 최적의 clock tree를 구성한다. 본 논문에서 제안하는 알고리즘을 C 언어로 프로그램하여 구현하 후 벤치마크 테스트 데이터에 대하여 실험한 결과, 주어진 skew 범위를 만족시키면서 지연 시간을 감소시키는 효과를 얻을 수 있었다.

• 한국콘텐츠학회논문지
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• 제5권3호
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• pp.1-8
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• 2005

ALTIBASE 시스템은 메인 메모리를 주 저장장치로 사용하는 관계형 주기억장치 DBMS이다. 본 논문에서는 최근 데이터베이스 응용들의 요구사항으로 부각되고 있는 데이터베이스의 고가용성과 실시간 데이터베이스 시스템의 높은 트랜잭션 처리율을 동시에 보장하기 위하여 ALTIBASE 시스템의 구조에 대하여 기술하고 설계 요소 기술에 대한 성능 분석 및 평가 결과를 보인다. 표준 성능평가 방법인 Wisconsin 벤치마크 테스트 결과 및 TPC-H 성능평가 결과를 통해 전체 시스템의 가용성을 입증한다. 또한 인덱스 관리 기법, 트랜잭션 처리 기법, 이중화 관리 기법 등의 각 설계 요소 기법에 대하여 기존 다른 기법과의 성능 비교를 통해 설계에 적용된 요소기술의 우수성을 입증한다.

• 전자공학회논문지C
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• 제36C권10호
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• pp.29-38
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• 1999

본 논문은 조합 논리회로에서의 시험 불가능한 결함(untestable faults)을 확인하는 새로운 알고리즘 RICP(Redundancy Identification using Critical-pair Paths)를 제시한다. 조합 논리회로에서의 시험 불가능 결합은 회로의 과잉(redundancy)에 의해서 발생한다. 회로의 과잉은 팬 아웃 스템(fanout stem)과 재결집 게이트(reconvergent gate)의 영역을 분석함으로서 찾을 수 있다. 시험 불가능한 결함들은 임계 경로의 확장된 개념인 임계-쌍 경로를 이용하여 스템 영역을 분석함으로써 확인되어진다. RICP 알고리즘이 FIRE(Fault Independent REdundancy identification) 알고리즘보다 효율적이라는 것을 보여준다. ISCAS85 벤치마크 테스트 회로에 대한 두 알고리즘의 실험 결과를 비교하였다

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.139-142
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• 2008

대규모 용량의 데이터베이스를 처리하기 위한 상용 DBMS에 대한 성능의 비교는 벤치마크 테스트로 결과가 주어진 경우가 많은 반면, 소규모 용량의 데이터베이스를 처리하기 위한 DBMS의 성능에 대해서는 많이 알려져 있지 않다. 따라서 본 연구에서는 소규모 용량의 데이터베이스를 처리하기 위한 상용 DBMS 및 공개용 DBMS의 성능에 대해 비교하고 분석하였다. 분석결과, 오라클은 데이터 갱신 및 삽입에 관한 연산에서는 데이터의 안전성 보장을 위한 rollback 기능의 준비 작업이 많아 좋지 못한 성능을 보인 반면, MySQL이나 MS-SQL 등의 경우에는 별다른 오버 헤드가 없어 오라클에 비해 좋은 성능을 보였다.

• 한국통신학회논문지
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• 제29권10A호
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• pp.1205-1214
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• 2004

CMOS 회로에서 발생하는 물리적인 결함에 대해서 전류 테스팅은 전압 테스팅으로 검출할 수 없는 많은 결함을 효율적으로 검출할 수 있는 기법이다. 테스트 회로에 존재하는 결함이나 장애의 영향을 기술하기 위해서 사용되는 고장모델은 실제적인 장애를 정확하게 모델링해야 한다. 본 논문에서는 전류 테스팅에 자주 이용되는 고장모델을 위한 효율적인 중첩 알고리즘을 제안한다. ISCAS 벤치마크 회로의 모의실험을 통하여 제안된 방식이 고려되는 고장의 수를 효과적으로 감소시킬 수 있고 다양한 전류 테스팅 방식의 고장모델에 더 적합함을 확인하였다.