Journal of the Institute of Electronics Engineers of Korea SD
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v.41
no.6
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pp.81-90
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2004
For deep submicron (DSM) very large scale integrated circuits (VLSI), it is well known that interconnects have become the dominant factor in determining the overall circuit performance. Buffer insertion is an effective technique of interconnect optimization. When a net has an excessive propagation delay, one or more buffers can be inserted to reduce the delay. Buffers also reduce the crosstalk between neighboring wires. While many conventional methods insert buffers net by net. we have developed new techniques in which buffer locations are simultaneously optimized for all nets. This is to avoid the difficulties in finding the right ordering of nets for buffer insertion. since several nets may compete for a buffer location. We also study buffer insertion with multiple fan-out nets to optimize critical path delay. Elmore delay model is used for delay calculation and the number of buffers for each net is determined to optimize the delay.
본 논문은 CMOS 디지털 회로에서 글리치(glitch)에 의해 발생하는 전력소모를 줄이기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 사이징되는 게이트의 위치와 양에 따라 게이트 사이징을 세 가지 type으로 분류한다. 또한 버퍼삽입은 삽입되는 버퍼의 위치에 따라서 두 가지 type으로 분류한다. 글리치 제거 효과를 극대화하기 위해서 비용과 이득의 상관관계를 고려하여 하나의 최적화 과정 안에서 세 가지 type의 게이트 사이징과 두 가지 type의 버퍼삽입을 혼합한다. 제안된 알고리즘은 0.5$\mu\textrm{m}$ 표준 셀 라이브러리(standard cell library)를 이용한 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증하였다. 실험결과는 평균적으로 69.98%의 글리치 감소와 28.69%의 전력감소를 얻을 수 있었으며 이것은 독립적으로 적용된 게이트 사이징과 버퍼 삽입 알고리즘에 의한 것 보다 좋은 결과이다.
Journal of the Institute of Electronics Engineers of Korea SD
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v.40
no.11
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pp.73-82
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2003
In this paper, a simultaneous buffer insertion and routing method is proposed under the constraints of wire and buffer locations by macro or IP blocks. A new grid graph is proposed to describe the regions in which buffers(or both wires and buffers) are not available. Under this grid we describe a method of constructing a buffeted tree that minimize the maximum source to sink delay. The method is based on the dynamic programming with pruning unnecessary partial solutions. The proposed method improved the slack time of the delay by 19% on the average while using less buffers and similar wire length.
Journal of the Institute of Electronics Engineers of Korea SD
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v.41
no.2
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pp.67-75
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2004
This paper presents a buffer insertion method for RLC-class interconnect structured as a sin91e line or a tree. First, a closed form expression for the interconnect delay of a CMOS buffer driving single RLC line is represented. This expression has been derived by the n-th power law for deep submicrometer technology and occurs to be within 9 percentage of maximal relative error in accuracy compared with the results of HSPICE simulation for various RLC loads. This paper proposes a closed form expression based on this for the buffer insertion of single RLC lines and the buffer sizing algorithms for RLC tree interconnects to optimize path delays. The proposed buffer insertion algorithms are applied to insert buffers for several interconnect trees with a 0.25${\mu}{\textrm}{m}$ CMOS technology and the results are compared against those of HSPICE.
본 논문은 CMOS 디지털 회로에서의 전력 소모의 주원인인 신호의 천이중에서 회로의 동작에 직접적인 영향을 미치지 않는 불필요한 신호의 천이인 글리치를 줄이기 위한 효율적인 알고리즘을 제시한다. 제안된 알고리즘은 회로의 지연 증가 없이 게이트 사이징과 버퍼 삽입에 의해 경로 균등(path balancing)을 이룸으로써 글리치를 감소시킨다. 경로 균등화를 위하여 먼저 게이트 사이징을 통해 글리치의 감소와 동시에, 게이트 크기의 최적화를 통해 회로 전체의 캐패시턴스까지 줄일 수 있으며, 게이트 사이징 만으로 경로 균등화가 이루어지지 않을 경우 버퍼 삽입으로 경로 균등화를 이루게 된다. 버퍼 자체에 의한 전력 소모 증가보다 글리치 감소에 의한 전력 감소가 큰 버퍼를 선택하여 삽입한다. 이때 버퍼 삽입에 의한 전력 감소는 다른 버퍼의 삽입 상태에 따라 크게 달라질 수 있어 ILP (Integer Linear Program)를 이용하여 적은 버퍼 삽입으로 전력 감소를 최대화 할 수 있는 저전력 설계 시스템을 구현하였다. 제안된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 회로의 지연 증가 없이 평균적으로 30.4%의 전력 감소를 얻을 수 있었다.Abstract This paper presents an efficient algorithm for reducing glitches caused by spurious transitions in CMOS logic circuits. The proposed algorithm reduces glitches by achieving path balancing through gate sizing and buffer insertion. The gate sizing technique reduces not only glitches but also effective capacitance in the circuit. In the proposed algorithm, the buffers are inserted between the gates where power reduction achieved by glitch reduction is larger than the additional power consumed by the inserted buffers. To determine the location of buffer insertion, ILP (Integer Linear Program) has been employed in the proposed system. The proposed algorithm has been tested on LGSynth91 benchmark circuits. Experimental results show an average of 30.4% power reduction.
Journal of the Korea Institute of Information and Communication Engineering
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v.18
no.2
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pp.415-424
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2014
In this paper, we proposed a practical methodology of HFNS (high fanout net synthesis) to use buffer insertion which has been applied in the fields. First, we proposed consideration to execute HFNS and detail techniques for it. Next we proposed post-process method which is necessary to obtain success of HFNS. The buffer-insertion based method for HFNS is a kind of popular technique, but we targeted a practical and commercial aspect of HHNS.
For designing circuits for low power systems, the capacitance is an important factor for the power dissipation. Since the capacitance of a gate is proportional to the area of the gate, we can reduce the total power consumption of a circuit by reducing the total area of gates, where total area is a simple sum of all gate areas in the circuit. To reduce the total area, transistor resizing can be used. While resizing transistors, inserting buffer in the proper position can help reduce the total area. In this paper we propose two methods for concurrent transistor sizing and buffer insertion. One method uses template window simulation and the other uses extrapolation. Experimental results show that concurrent transistor sizing with buffer insertion achieved 10-20% more reduction of the total area than when it was done without buffer insertion and template window simulation is more efficient than extrapolation.
The Journal of Korean Institute of Communications and Information Sciences
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v.11
no.1
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pp.16-24
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1986
The queueing delay and the response time of model of the buffer insertion LAN have been derived and its performance has been analyzed in terms of the throughput rate-response time characteristic. The results show that the response time can be improved by increasing the medium data rate, and that it can be reduced by 0.7 msec by transmitting the acknowledgement signal at the network interface unit(NIU) rather than at the hose, when the channel utilization is approximately 0.8. Also, implementation of the buffer insertion protocol has been studied.
비정질 실리콘 박막 태양전지연구에 일반적으로 사용되고 있는 ASA (Advanced Semicon ductor Analysis) simulation을 이용하여 TCO/p에 삽입될 버퍼층의 최적 구조를 설계해보았다. 기본적인 p,i,n층 단일막 data 값을 고정시켜 버퍼층의 광학적 밴드갭을 1.75~1.95eV, 활성화 에너지를 0.3~0.4eV, 두께를 5~15nm로 가변해 보았다. 첫 번째로 동일한 활성화 에너지를 갖는 버퍼층의 광학적 밴드갭을 증가 시켰을 경우 built-in potential이 증가하였으며 이는 개방전압의 증가로 이어졌다. 두 번째로 활성화 에너지가 작은 경우 큰 경우에 비하여 Conduction-band와 Fermi-level의 차이가 증가 하게 되어 활성화 에너지가 큰 경우에 비해 높은 built-in potential을 얻을 수 있었다. 또한 버퍼층과 p층의 접합부분에서의 barrier가 활성화 에너지의 차이를 줄일수록 감소 함 을 알 수 있었다. 장벽의 감소로 정공의 흐름을 방해하는 요소가 줄어들었고 효율도 증가하였다. 마지막으로 버퍼층 두께가 두꺼워 질수록 박막 내에서 빛 흡수가 많아지게 되어 광 흡수층으로 가야할 빛의 양이 줄어들게 되어 단락전류값이 감소하는 것을 알 수 있었다. Simulation결과 버퍼층의 광학적 밴드갭이 1.95eV로 크고 활성화 에너지가 0.3eV이하로 p층에 비하여 낮으며 두께가 5nm로 얇을수록 좋다는 결과를 알 수 있었다.
유기 전기 발광 소자(Organic Light-emitting Devices, OLEDs)의 발광 효율과 안정성을 향상시키고자 플라즈마 중합 장비를 이용해서 소자에 버퍼층(buffer layer)을 도입하였다. 플라즈마 중합 방법을 이용해서 성막된 PPMMA를 ITO와 정공 수송층 사이에 버퍼층으로 삽입하여 유기 전기 발광 소자를 제작하였고, 그 특성에 대하여 연구하였다. 기존에 사용되고 있는 버퍼층 공정에 비하여 공정의 단순화 및 비용절감의 효과를 기대할 수 있고, 전기-광학적 특성도 확인할 수 있었다.
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[게시일 2004년 10월 1일]
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